在半導體制造技術的不斷推動下，設計、驗證和製造的每一個環節都更加複雜和激烈，晶體管能裝在模具上的數量越多。出於這些原因，整個系統必須作為一個整體來考慮，而不僅僅是像過去那樣單獨的構建塊。
在半導體制造技術的不斷推動下，設計、驗證和製造的每一個環節都更加複雜和激烈，晶體管能裝在模具上的數量越多。出於這些原因，整個系統必須作為一個整體來考慮，而不僅僅是像過去那樣單獨的構建塊。
IP設計，無論是作為子系統還是作為單個組件，仍然必須單獨進行驗證和驗證。它還必須進行模擬化、原型化，並利用它將要運行的系統的知識進行模擬。
“半導體工藝技術正在快速發展。幾乎每年都會看到一個新的節點被引入，”Cadence設計IP市場總監Tom Wong指出。“摩爾定律的步伐是無情的。當我們認為7nm是摩爾定律的終點時，業界再次驚訝於6nm和5nm，以及現在的3nm 門全能。在邁向更精細幾何的每一步中，半導體物理和光刻技術帶來的挑戰都變得更加困難。掩模組變得更昂貴，光刻問題被放大。這就是為什麼我們有沉浸，多模式和EUV的原因。
現在設計成本太高了，要求我們第一次就必須成功。因為你負擔不起第二輪的成本，另外還將錯過你的市場窗口。這些都是是難以想象的。而正因為這樣，設計師、EDA公司、IP公司、代工廠等都揹負著沉重的負擔。
事實上，有更多的IP需要處理，這足以在系統環境中考慮IP。
“芯片通常包括數百個IP模塊，管理這些模塊將成為一個挑戰，”UltraSoC首席執行官魯珀特•貝恩斯（Rupert Baines）表示。“這一挑戰呈指數級增長，產生了‘系統複雜性’效應，並使之成為芯片開發團隊的主要任務——從架構師到進行培養和客戶工程的工程師，再到芯片的客戶，都要進行他們的內部測試。“。”
同時，整個過程包括硬件和軟件開發，很難管理這種複雜性，他繼續說。“要了解這些IP塊將如何在它們之間進行交互，以及如何與將在它們上運行的軟件進行交互，這是非常重要的，但卻是極其困難的。”
使用高級節點，門基本上是免費的，這使得添加越來越多的IP塊變得容易。
Codasip市場副總裁克里斯•瓊斯（Chris Jones）表示：“推動IP增長的因素與技術和人員向先進流程節點轉移有很大關係，因為他們外包的設計越來越多。”“這意味著需要更多的處理器，並且考慮到高級節點的費用，任何可以轉移到軟件領域以確保不必做芯片重組的東西都很棒。”
瓊斯說，這反過來又推動了對更多微處理器的需求，以及在整個系統中對它們的考慮。“如果你要去高級流程節點，這是一場巨大的賭博。這些價值5000萬美元、1億美元的項目，如果一家公司能有一塊深色硅芯片，那將是災難性的。因此，在質量、模擬和仿真方面，對處理器提供商提出了更多的要求和限制。”
功率限制和封裝選項
隨著包含更多IP模塊，與功耗相關的問題也會相應增加。來自電力傳輸系統的噪聲，在混合信號塊附近切換以及功耗都會導致問題。對於大型複雜的SoC，例如用於AI和深度學習的SoC，始終開啟的塊數與過去的設計大不相同。
在半導體制造技術的不斷推動下，設計、驗證和製造的每一個環節都更加複雜和激烈，晶體管能裝在模具上的數量越多。出於這些原因，整個系統必須作為一個整體來考慮，而不僅僅是像過去那樣單獨的構建塊。
IP設計，無論是作為子系統還是作為單個組件，仍然必須單獨進行驗證和驗證。它還必須進行模擬化、原型化，並利用它將要運行的系統的知識進行模擬。
“半導體工藝技術正在快速發展。幾乎每年都會看到一個新的節點被引入，”Cadence設計IP市場總監Tom Wong指出。“摩爾定律的步伐是無情的。當我們認為7nm是摩爾定律的終點時，業界再次驚訝於6nm和5nm，以及現在的3nm 門全能。在邁向更精細幾何的每一步中，半導體物理和光刻技術帶來的挑戰都變得更加困難。掩模組變得更昂貴，光刻問題被放大。這就是為什麼我們有沉浸，多模式和EUV的原因。
現在設計成本太高了，要求我們第一次就必須成功。因為你負擔不起第二輪的成本，另外還將錯過你的市場窗口。這些都是是難以想象的。而正因為這樣，設計師、EDA公司、IP公司、代工廠等都揹負著沉重的負擔。
事實上，有更多的IP需要處理，這足以在系統環境中考慮IP。
“芯片通常包括數百個IP模塊，管理這些模塊將成為一個挑戰，”UltraSoC首席執行官魯珀特•貝恩斯（Rupert Baines）表示。“這一挑戰呈指數級增長，產生了‘系統複雜性’效應，並使之成為芯片開發團隊的主要任務——從架構師到進行培養和客戶工程的工程師，再到芯片的客戶，都要進行他們的內部測試。“。”
同時，整個過程包括硬件和軟件開發，很難管理這種複雜性，他繼續說。“要了解這些IP塊將如何在它們之間進行交互，以及如何與將在它們上運行的軟件進行交互，這是非常重要的，但卻是極其困難的。”
使用高級節點，門基本上是免費的，這使得添加越來越多的IP塊變得容易。
Codasip市場副總裁克里斯•瓊斯（Chris Jones）表示：“推動IP增長的因素與技術和人員向先進流程節點轉移有很大關係，因為他們外包的設計越來越多。”“這意味著需要更多的處理器，並且考慮到高級節點的費用，任何可以轉移到軟件領域以確保不必做芯片重組的東西都很棒。”
瓊斯說，這反過來又推動了對更多微處理器的需求，以及在整個系統中對它們的考慮。“如果你要去高級流程節點，這是一場巨大的賭博。這些價值5000萬美元、1億美元的項目，如果一家公司能有一塊深色硅芯片，那將是災難性的。因此，在質量、模擬和仿真方面，對處理器提供商提出了更多的要求和限制。”
功率限制和封裝選項
隨著包含更多IP模塊，與功耗相關的問題也會相應增加。來自電力傳輸系統的噪聲，在混合信號塊附近切換以及功耗都會導致問題。對於大型複雜的SoC，例如用於AI和深度學習的SoC，始終開啟的塊數與過去的設計大不相同。
這對芯片有影響，但它也會對超大規模數據中心的熱管理產生影響，因為服務器的供電和冷卻機架價格昂貴。“
“如果你想最大限度地降低功耗，那麼需要做出的最重要的決定之一，就是選擇在單個SoC和單個封裝中嵌入和完成所有工作，還是選擇進行分區並進行多芯片解決方案，”Farzad Zarrinfar說道。西門子事業部Mentor知識產權部總經理。“在單SoC嵌入式方法中，功耗可以最小化。您無需在封裝中驅動高容性I / O負載。這減少了熱量和功耗，並且還在系統級別產生影響。與此同時，還有其他重要的衍生優勢，例如安全性。當您處理芯片到芯片通信時，總是有可能通過探針和監視器篡改和訪問引腳到引腳和芯片到芯片的通信，以檢測通信和安全內容。但是當它被嵌入時，監控和篡改幾乎是不可能的，或者至少它是一項非常艱鉅的任務。“
複雜的2.5D設計包含來自許多來源的IP。eSilicon營銷副總裁Mike Gianfagna說：“過去這足以確保您擁有一流的IP以獲得成功的設計。” “除此之外，您還需要確保支持適當的標準以實現互操作性和連接性。”
集成問題
一旦確定了單個IP的質量和標準支持，集成挑戰就開始了。諸如金屬堆棧、測試設計、可靠性、控制接口、工作範圍和可靠性等。為了達到功率、性能和麵積（ppa）目標，IP還需要適應特定的應用。在系統環境中，還需要考慮軟件和固件。Gianfagna說，許多用於複雜系統的芯片啟動程序都受到固件的困擾，而不是硬件錯誤或不一致。
但有意思的是，IP一直被視為一種加速發展的方式。
Aldec硬件產品部門研發總監兼總經理Zibi Zalewski說：“IP重用可能有助於更快地增長和擴展系統設計。”“對於重新使用可用IP的集成商來說，還有更大的空間，這也使他們能夠將開發的重點放在新功能和算法上，而不是系統的公共元素上。這實際上使複雜的項目在較小的設計團隊範圍內，與重用和定製的可用系統。設計工程師可以重用處理器和gpu ip，只開發所需的功能。這種方法專門針對工程市場。”
但它也改變了設計過程的動態性。扎勒夫斯基說：“有IP開發公司、集成團隊和新的硬件開發人員。“系統級仍然運行良好，但此類項目的複雜性和成本已經顯著增加，這使得較小的工程團隊無法使用它。隨著機器學習、數據中心和汽車等所有新技術的蓬勃發展，我們將需要考慮所有這些需求的新芯片設計，這意味著系統級設計仍將不斷增長，基於IP重用和專用模塊開發來構建系統。“
但並不是所有的IP都是一樣的，包括標準IP。事實上，在複雜的芯片中，由於競爭的原因，IP越來越多地被定製。因此，雖然它仍然提供了一個更快的上市時間，但它也增加了一些獨特的挑戰。
“你沒有時間開發標準接口、內存和子塊，因此IP被視為使用預定義塊加快開發週期的一種方式。”，Synopsys的IP Accelerated市場總監米克波斯納（Mick Posner）說：“如果你看看歷史，我可以回到設計編譯器基礎庫，構建塊，更小的FIFOs和諸如此類的東西。這些通常會作為IP的第一位丟失，因為它們是剛剛在代碼中推斷出來的可合成邏輯。我記得在verilog中用vhdl處理一個加號。這是IP的第一部分。它是一個綜合運算符，我們將它映射到一種加法器或減法器，具體取決於約束條件。那時候一切都是以面積和性能為約束的。你想得到最好的設計。但現在展望未來，仍需制定購電協議，但項目週期是最大的制約因素，因此也是複雜的知識產權。”
Codasip的Jones說，多年來，客戶需求也在不斷變化。“最初，它是以rtl塊和usb 2.0、原始pcix以及類似的東西開始的。但是隨著這些協議的發展和新協議的出現，如mipi、hbm2e，高級協議和接口需要的不僅僅是rtl。它是由模擬元件的混合信號塊定時閉合和rtl函數組成。現在，在soc的環境中，客戶需要更多，這就是子系統環境的來源。使子系統區別於傳統IP的是，它實際上只有在最終設計所需的配置中才有價值。”
Codasip的瓊斯說，多年來客戶的需求也在不斷變化。“最初，它起初是RTL模塊和USB 2.0，最初的PCIx，以及類似的東西。但隨著這些協議的發展和新協議的出現，如MIPI，HBM2E，高級協議和接口需要的不僅僅是RTL。它是這些模擬組件的混合信號塊時序收斂的組合，當然還有RTL功能。現在，在SoC的背景下，客戶需要更多，這就是子系統環境的來源。將子系統與傳統IP區分開來的是，在於它實際上只對最終設計所需的配置有價值。“
緩解挑戰
為了突出可以推動解決系統內知識產權挑戰的領域，Cadence的Wong建議設計和驗證的各個方面需要考慮，以尋求確保首次成功的新方法，包括更好的TCAD， SPICE模型和RF設計工具。添加到該列表IP susbsystem驗證，chiplets和2.5D，硬件仿真，C建模和芯片板協同設計。
“當你看到IP生態系統時，你有基礎IP（標準單元庫），內存編譯器和通用I / O，”Wong說。“然後你有CPU核心，DSP核心和圖形核心。對於複雜的異構SoC，您將找到一種結構（NoC）IP。這些都是現代SoC的基本構建模塊。“
基金會IP通常由代工廠提供，而接口IP可由第三方IP供應商提供。接口IP可以細分為硬PHY和控制器（RTL代碼）。硬PHY是依賴於流程的，而控制器是RTL代碼，可以使用特定庫將其合成為物理形式。接口IP的示例包括LPDDR4 PHY和控制器，PCIe PHY和控制器等。
PHY和控制器彼此協同工作。為確保互操作性，需要在PHY和控制器之間進行大量測試和驗證。為了確保SoC實施的首次成功，設計人員必須確定這種負擔是由IP供應商還是由他們自己承擔。從一個供應商採購PHY和從另一個供應商採購控制器是一個非常糟糕的主意，特別是對於汽車應用而言，您還必須使IP符合功能安全要求。
對於音頻，視覺和通信中使用的專用DSP，問題非常相似，“你想依靠IP提供商來準備系統並進行所有可能在上游執行的驗證，”Wong說。“那麼你可以放心，你可以通過負擔分擔來依靠某種形式的正確構造。最重要的是，音頻，視覺和通信解決方案不僅僅是硬件解決方案。事實上，它們是系統解決方案，您必須確保操作系統，調試器，工具鏈和應用程序層都經過驗證。零敲碎打的解決方案會帶來太多風險。除了IP子系統驗證，硬件仿真，C建模和芯片/電路板協同設計都將在早期驗證中發揮重要作用，以確保成功部署複雜的SoC設計。“
在定製ASIC和定製設計的時代，Imperas Software營銷副總裁Kevin McDermott 回憶起談論VLSI設計（現在的SoC）。“然後，人們談論了這些Frankenstein芯片，它們是多個子系統，所有這些芯片都被合併和集成。你可以用摩爾定律來比喻。隨著技術的進步，每個節點都可以讓您吸收越來越多的功能。經典的說法是它在電路板上節省了額外的芯片，因此它降低了整個系統的功耗。它降低了成本，也降低了互連成本。擁有非常智能的功能獨立芯片意味著使用PCB時您必須處理該級別的接口。把它們放在芯片上，你突然有了很寬的總線和非常好的通信。“
這使得系統設計相對簡單，但在7nm及以下時變得更加困難。
“我們已經吸收並整合了各種東西，並且對於擁有所有這些優秀內核感覺相當不錯，但我們並沒有真正從傳統或正確的系統層面來看待它，”McDermott說。“如果你有一種適合所有人的心態或方法，那麼生活就會變得艱難。我們在這些新市場中看到的東西，物聯網/ML/AI，沒有事實上的解決方案。每個人都沒有購買任何參考單一硬件配置。但是在軟件方面，沒有一種操作系統結構或協議。沒有一種方法可以解決這些算法問題。每個大市場都有很多細微差別。它從未真正發生過。我們有未知的軟件和未知的硬件試圖解決問題。“
結論
隨著複雜性的不斷增加以及芯片架構的不斷變化，導致工藝設備縮放逐漸減緩，IP在系統設計環境中的作用變得越來越重要，結構也越來越少。
好消息是，從多個角度解決這個問題的技術比比皆是。壞消息是，要集成的IP要多得多，而且很多都不是標準的。