來源：本文由半導體行業觀察（ID：icbank）翻譯自「semiwiki」，作者：Tom Dillinger，謝謝。
三星代工最近在聖克拉拉舉行了第四屆年度技術論壇。本文回顧了演講的亮點。論壇主要有兩個主題：當前工藝路線圖的執行，以及引入3nm工藝節點的特性和時間表。
在討論技術細節之前，以下是三星“新”代工的簡要回顧。代工服務的時間表如下所示。
上圖中的2017年裡程碑意義重大——三星代工作為一個獨立的業務部門而成立。三星代工營銷團隊的Yongjoo Jeon解釋說：“三星代工獨立於公司的產品部門運營。我們利用三星半導體研發部門的研究進展。儘管如此，所有客戶都是平等的。”
三星代工總裁E.S.Jung博士補充說：“我們專注於提供卓越的代工服務——從我們的半導體和封裝技術路線圖，到我們的運營執行，再到我們強化的IP能力和設計服務支持。通過與AWS和Azure的合作，以及與Cadence和Synopsys的合作，我們可以在雲端實現設計。我們為過去兩年100%準時交貨而自豪。我們承諾在未來10年投資1000億美元用於製造能力。我們致力於成為最值得信賴的代工廠。”
執行
以下是對半導體工藝路線圖現狀的簡要概述。下圖中的座標軸是主要工藝節點更新（“創新”）和增量節點增強（“演進”）。
工藝節點的典型命名法用“早期”（E）和“性能”（P）指定。
14/11納米
- 自2015年第一季度以來累計出貨200萬以上晶圓“最初的客戶是在手機市場，現在更多的HPC和汽車應用正在使用這些節點。”
10/8納米
- 自2016年4季度以來累計出貨800K以上晶圓最初是HPC和手機市場應用，現在還有消費產品“對於對成本敏感的產品，這將是一個長壽命的節點，直到7nm的成本相差無幾。”8LPP：44nm Mx間距8LPU：ULVT，1鰭片標準單元模板，具有單擴散和雙擴散中斷（與8LPP相比，8LPU為HPC應用引入了ULVT器件）
7/6/5/4納米
- 7nm於4/19開始大批量生產7/ 6使用“high single digit”EUV掩模層，相比5nm略有增加7nm提供單向Mx（36p）和雙向線/空間圖案（40p）當被問及EUV“成熟度”時，三星代工表示，“所有EUV晶圓廠都與ASML密切合作——在這方面，設備能力是相同的。然而，我們在切割和生產線方面擁有豐富的EUV光刻經驗——在7nm工藝穩定後，我們會將這些知識擴展到節點的更多層。而且，三星內部開發了EUV掩模檢測技術，這是業內獨一無二的能力。提高EUV（反射，多層）掩模缺陷的改進檢測具有明顯的成本效益。”6nm在2019年下半年啟動HVM6nm通過塊重新實現提供可擴展性優勢，同時保留現有（硬）IP重用。“智能擴展”是三星代工使用的術語。重新實現可以實現10%的面積增益，同時具有類似的功耗降低。5nm已進入風險生產階段（6T , single fin std cell library），2010年上半年實現HVM4nm工藝開發將於2019年下半年完成4nm增加了EUV層工藝集成，例如，4LPE提供28nm M1間距和雙EUV曝光
三星提供了下面的圖表，總結了這些領先工藝技術的關鍵特性。
專業技術
- 28FDS（FD-SOI）已被廣泛採用，計劃在2019年進行大量新的流片28FDS增加了嵌入式磁阻RAM（eMRAM）工藝模組，於2019年3月推出eMRAM計劃將擴展到18FDS節點（2020年具有汽車級認證），並在未來擴展到FinFET節點。18FDS：PDK 0.5於2018年9月發佈，v1.0於2019年6月發佈，Design Kit v1.0於2019年12月發佈
以下是28FDS和18FDS的簡要比較。
RF
下面描述了毫米波應用（例如5G）的RF設計支持時間表。
此外，三星代工表示他們正專注於提供模擬和RF設計服務，為客戶提供一系列潛在接口——級別0：規範切換；級別1：架構切換；級別2：IP移植。
封裝
除了半導體工藝節點和3GAE介紹，三星代工還展示了其先進的2.5D和fan-out封裝技術。其中FO封裝產品基於三星獨特的“面板級”外形（FO-PLP）。2.5D多芯片產品提供邏輯和HBM模塊與插入器的集成。
3GAE
大新聞是，三星半導體研發中心執行副總裁H.K. Kang博士宣佈，將為3nm工藝節點（3GAE）提供PDK v0.1。該節點從垂直的FinFET器件過渡到柵極全面實現，三星代工將這種結構稱為“多橋通道FET”（MBCFET）。以下是三星代工提供的對GAA器件的高層次描述。
注意，有多個水平方向的“納米片”（nanosheets）垂直堆疊，周圍有一個柵極——有效的器件寬度為(2*(厚度+寬度)*片數)。（三星代工廠的演示在具體的3GAE實現上有些模糊——有不同的幻燈片圖像描繪了2、3和4個垂直納米片。）特別值得注意的是，GAA器件的寬度現在是一個設計參數，可以實現更廣泛的設計優化。
下圖展示了FinFET佈局（3個鰭片）與GAA實現的比較——與鰭片相關的有源區域的量化高度不同，納米片的寬度是一個設計變量。
從7nm到3GAE的PPA比較令人印象深刻（使用Ion-versus-Ioff型數據）：+ 35％性能，-50％功率（@ iso perf，fmax下-40％功率），-45％面積。
採用改進的柵極全方位拓撲結構的溝道靜電法，得到的亞閾值斜率數據令人印象深刻，3GAE的供電電壓VDD將擴展至0.7V。
3GAE演示描述了三種Vt產品：RVT（~0.35V）、 LVT（~0.25V）和SLVT（~0.15V）——參見下圖。deltaVt與（gate_area ** 0.5）的Pelgrom圖表展示了與FinFET產品相當的Vt失配變化。Kang博士表示，“三星半導體研發部門一直在研究GAA技術。最困難的工藝集成步驟是開發替代柵極技術，以提供多種Vt產品。”
參見專利#US7002207，最終發表在IEDM 2018技術論文中，Bae G.等人, “3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications”, International Electron Devices Meeting (IEDM), 2018, p. 28.7.1 – 28.7.4. 下圖摘自該論文，突出說明了使用不同的功函數金屬來提供Vt選項。
類似地，器件自加熱引起的局部DeltaT溫度升高與FinFET拓撲相當，偏置溫度不穩定性（BTI）隨著時間的推移也是類似的。
作為向客戶發佈的v0.1 PDK版本的一部分，三星公佈了3GAE工藝的設計支持。具體而言，SPICE模型將繼續使用BSIM-CMG緊湊模型格式，其中包括gate-all-around拓撲。 （感謝Berkeley Device Model小組成功預測出需要GAA靜電模型。）用於佈局實施的place-and-route技術文件，pCell和填充算法已經發布。寄生提取、DRC和LVS集運行也是v0.1PDK版本的一部分。
另外，GAA器件的寄生電容肯定與FinFET不同。柵極穿越鰭片時的Cgs 和Cgd 側壁寄生現在反映在疊層納米片之間的柵極上。納米片之間的間距是關鍵的工藝優化參數——參考上面引用的IEDM論文。鰭片之間的基板上的柵極的Cgx電容被底部納米片下方的柵極的基板的電容所取代。所提取的柵極電阻元件Rg也會因其獨特的GAA截面而有所不同。（我計劃更詳細地研究GAA拓撲的BSIM-CMG模型。）
3GAE和3GAP節點介紹都出現在上圖中的工藝路線圖中。如上所述，3GAE的v0.1 PDK版本現在已經可用。3GAE節點將在2020年底進入風險生產，HVM將在2021年底進入風險生產。（在我的註釋中，我寫過間隔3GAP的日期大約是一年之後。）
SAFE
三星代工還簡要描述了他們的“SAFE”計劃（三星高級代工生態系統），列出了16個EDA合作伙伴、27個IP提供商和27個設計服務解決方案合作伙伴，以幫助客戶。如上所述，三星還引入了（混合）基於雲的設計的生態系統，利用AWS和Azure的資源和專業知識，以及與Cadence和Synopsys的合作。
首次“SAFE”活動將於2019年10月22日在硅谷舉行，強調這種夥伴關係的廣度。
在描述最近與EDA供應商的合作時，有一個例子引起了我的注意。關於“機器學習原理如何應用於EDA算法”有很多討論，其中有一個例子我認為非常具有創新性。mask house目前採用一套複雜的源掩模優化（SMO）算法來實現可打印的掩模。在SMO分析期間，存在佈局拓撲可能無法解析的風險。雖然，作為DRC設計規則檢查運行集的一部分，其目標是排除一切有問題的佈局拓撲，但代工廠已經引入了設計人員執行光刻工藝檢查（LPC）流程的額外要求。最初的LPC產品版本集成了基於模型和基於模式匹配的算法，以探索佈局的潛在問題。基於模型的分析是全面的，但在計算上非常昂貴。模式匹配方法是快速的，但它是“響應性的”，因為它依賴於一組先前識別的模式。三星代工和Mentor Graphics已將一組算法集成到Calibre LPC中，這些算法應用機器學習技術，將“光刻熱點”佈局分析的範圍擴展到所提供的模式庫之外，而無需基於模型的詳細分析的計算複雜性，非常酷。
參考資料：Kim等人“Machine learning to improve accuracy of fast lithographic hotspot detection”, SPIE, paper 10962-41, February 24-28, 2019.
總結
儘管在某些方面，三星代工仍然“非常年輕”，但在整個論壇演講中都清楚地看到，他們專注於執行現有的工藝路線圖，並試圖在垂直FinFET之外實現向下一代器件拓撲的重大飛躍。GAA技術的使用將放寬與“量化”FinFET器件寬度相關的一些設計限制，並且3GAE工藝節點PPA與現有節點的比較非常引人注目。摩爾定律會繼續延續