隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
使用ChipScope對實際的採樣時序波形進行捕獲，得到信號抓取結果如圖8所示。FPGA拉高CONVST信號以啟動採集轉換，通過檢測BUSY信號下降沿判斷轉換是否完成，在SDO端口獲取8個通道的採集數據。每個通道的數據採集量為3 B(即24 bit：高6 bit為自定義配置信息，低18 bit為AD採樣值)，為減少ChipScope佔用過多資源，圖中只顯示了通道4的採集數據，其值為“0x8D86FFh”，對應AD採樣值為“0x186FFh”，通過ADC傳遞函數計算得實際電壓值為+3.818 321 V，驗證了AD採集控制的正確性。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
使用ChipScope對實際的採樣時序波形進行捕獲，得到信號抓取結果如圖8所示。FPGA拉高CONVST信號以啟動採集轉換，通過檢測BUSY信號下降沿判斷轉換是否完成，在SDO端口獲取8個通道的採集數據。每個通道的數據採集量為3 B(即24 bit：高6 bit為自定義配置信息，低18 bit為AD採樣值)，為減少ChipScope佔用過多資源，圖中只顯示了通道4的採集數據，其值為“0x8D86FFh”，對應AD採樣值為“0x186FFh”，通過ADC傳遞函數計算得實際電壓值為+3.818 321 V，驗證了AD採集控制的正確性。
3.2 數據傳輸控制
系統每採集完一次，需及時將採集數據上傳至主控板卡。主控板卡完成命令下發與採集數據的接收、存儲，並組合多個採集系統的數據回傳至上位機。本系統與主控板卡之間的SPI總線通信信號說明如表2所示。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
使用ChipScope對實際的採樣時序波形進行捕獲，得到信號抓取結果如圖8所示。FPGA拉高CONVST信號以啟動採集轉換，通過檢測BUSY信號下降沿判斷轉換是否完成，在SDO端口獲取8個通道的採集數據。每個通道的數據採集量為3 B(即24 bit：高6 bit為自定義配置信息，低18 bit為AD採樣值)，為減少ChipScope佔用過多資源，圖中只顯示了通道4的採集數據，其值為“0x8D86FFh”，對應AD採樣值為“0x186FFh”，通過ADC傳遞函數計算得實際電壓值為+3.818 321 V，驗證了AD採集控制的正確性。
3.2 數據傳輸控制
系統每採集完一次，需及時將採集數據上傳至主控板卡。主控板卡完成命令下發與採集數據的接收、存儲，並組合多個採集系統的數據回傳至上位機。本系統與主控板卡之間的SPI總線通信信號說明如表2所示。
使用ChipScope捕獲系統傳輸採集數據時序波形如圖9所示，由圖結果可知，在採樣間隔(CONVST上升沿間隔)期間，系統通過SPI總線MISO[3:0]實時地將採集數據傳輸至主控板卡。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
使用ChipScope對實際的採樣時序波形進行捕獲，得到信號抓取結果如圖8所示。FPGA拉高CONVST信號以啟動採集轉換，通過檢測BUSY信號下降沿判斷轉換是否完成，在SDO端口獲取8個通道的採集數據。每個通道的數據採集量為3 B(即24 bit：高6 bit為自定義配置信息，低18 bit為AD採樣值)，為減少ChipScope佔用過多資源，圖中只顯示了通道4的採集數據，其值為“0x8D86FFh”，對應AD採樣值為“0x186FFh”，通過ADC傳遞函數計算得實際電壓值為+3.818 321 V，驗證了AD採集控制的正確性。
3.2 數據傳輸控制
系統每採集完一次，需及時將採集數據上傳至主控板卡。主控板卡完成命令下發與採集數據的接收、存儲，並組合多個採集系統的數據回傳至上位機。本系統與主控板卡之間的SPI總線通信信號說明如表2所示。
使用ChipScope捕獲系統傳輸採集數據時序波形如圖9所示，由圖結果可知，在採樣間隔(CONVST上升沿間隔)期間，系統通過SPI總線MISO[3:0]實時地將採集數據傳輸至主控板卡。
4 系統測試及數據分析
為測試系統的各項指標，使用FLUKE公司的多功能校準儀5522A作為高精度參考信號源，其交流電壓測量範圍(10 mV~33 V)/(10 Hz~500 kHz)，最大允許誤差±(1.7×10-4~1.3×10-2)。上位機軟件基於LabVIEW開發，按照標準指標測規範，實現對採集數據的性能分析，軟件測試界面如圖10所示。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
使用ChipScope對實際的採樣時序波形進行捕獲，得到信號抓取結果如圖8所示。FPGA拉高CONVST信號以啟動採集轉換，通過檢測BUSY信號下降沿判斷轉換是否完成，在SDO端口獲取8個通道的採集數據。每個通道的數據採集量為3 B(即24 bit：高6 bit為自定義配置信息，低18 bit為AD採樣值)，為減少ChipScope佔用過多資源，圖中只顯示了通道4的採集數據，其值為“0x8D86FFh”，對應AD採樣值為“0x186FFh”，通過ADC傳遞函數計算得實際電壓值為+3.818 321 V，驗證了AD採集控制的正確性。
3.2 數據傳輸控制
系統每採集完一次，需及時將採集數據上傳至主控板卡。主控板卡完成命令下發與採集數據的接收、存儲，並組合多個採集系統的數據回傳至上位機。本系統與主控板卡之間的SPI總線通信信號說明如表2所示。
使用ChipScope捕獲系統傳輸採集數據時序波形如圖9所示，由圖結果可知，在採樣間隔(CONVST上升沿間隔)期間，系統通過SPI總線MISO[3:0]實時地將採集數據傳輸至主控板卡。
4 系統測試及數據分析
為測試系統的各項指標，使用FLUKE公司的多功能校準儀5522A作為高精度參考信號源，其交流電壓測量範圍(10 mV~33 V)/(10 Hz~500 kHz)，最大允許誤差±(1.7×10-4~1.3×10-2)。上位機軟件基於LabVIEW開發，按照標準指標測規範，實現對採集數據的性能分析，軟件測試界面如圖10所示。
為分析系統在整個採集區間(-5 V~5 V)的性能，以正弦信號為測試對象，設置4個擋位(其交流信號有效值VRMS=3 182 mV、63.64 mV、31.82 mV、15.91 mV)和5個頻率擋位(f=50 Hz、1 kHz、10 kHz、15 kHz、20 kHz)，並通過上位機命令配置相應的增益(依次對應G=1、50、100、200倍)進行放大，使進入AD芯片的電壓值接近最大采樣量程，提高採樣轉換率。
採集系統在靜態時不同增益下的指標對比曲線如圖11所示，其中圖11(a)~(c)依次表示幅度精度GA、無雜散動態範圍SFDR、共模抑制比CMRR與信號頻率f、增益倍數G之間的關係。從圖中可知，該系統對20 kHz範圍內的交流信號均能達到很高的性能指標，在增益G=200、VRMS=15.91 mV時，各項指標達到最低水平，且總體指標滿足：GA≤0.09%、SFDR≥72 dBc、CMRR≥90 dB。
結合實際工作環境，將採集系統和滑環一起旋轉(轉速1 024 r/m)進行測試，圖12給出了最大增益(G=200，VRMS=15.91 mV)下的GA和SFDR測試結果。由圖結果可知，採用滑環供電時，各項測試指標均有所降低；且滑環旋轉時會進一步影響指標，但指標下降較小，說明本系統設計具備一定的抗干擾能力；系統在高速旋轉狀態下仍具有GA≤0.1%、SFDR≥60 dBc的良好性能指標。
"隨著電子信息技術的飛速發展，數據採集系統愈來愈廣泛地應用於工業控制、測量、通信和軍事等領域[1-2]。怎樣在體積受限、能耗受限、干擾大的環境中設計一個擁有多通道、高精度、海量數據採集能力的系統，仍具有一定的研究價值[3-5]。本文以採集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景，應用場景簡化示意如圖1所示。若將傳感器信號直接引到下端採集，因線長損耗和滑環的影響，信號質量受損嚴重，為此提出了一種在旋翼中軸頂端設計一個前置採集裝置，工作時和槳葉一起旋轉，將待測信號直接在前端進行調理和採集的系統。因此要求該系統的體積小、重量低、散熱好、便於攜帶與安裝、結構穩固，並能在高速旋轉環境中，完成對多路待測信號的高精度採集。常見的高精度採集設備體積大、價格昂貴且結構複雜不便攜[6-7]，難以應用於上述環境。
FPGA等邏輯可編程器件在數據採集領域中具有重要地位，與單片機、DSP和ASIC芯片相比，FPGA具有開發週期短、風險小、升級空間大、可併發執行和靈活可重構等優勢[8]。針對上述問題，本文以FPGA作為核心控制單元，設計了一種便攜式多路高精度採集系統，包含兩級程控放大、可選低通濾波、多路AD採集、實時數據傳輸等功能，為採集領域中對體積、能耗、採集精度、抗干擾能力要求高的應用場景提供了一種低成本、易實現的解決方案。
1 系統總體設計
本系統總體設計框圖如圖2所示，以FPGA為核心控制單元，包含電源管理模塊、信號處理模塊、濾波選通模塊和ADC採集模塊。FPGA核心控制模塊不僅完成對前端各個模塊的協調運行與邏輯控制，還採用SPI總線協議與主控板卡通信，實現命令交互和多路採集數據的實時上傳。
系統工作時處於高速旋轉狀態，並通過滑環供電，提供穩定的供電網絡是本系統的設計重點[9]。鑑於待測信號微弱、靈敏且應用環境干擾大，設計信號調理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio，SNR)、無雜散動態範圍(Spurious-free Dynamic Range，SFDR)、共模抑制比(Common Mode Rejection Ratio，CMRR)等性能指標，是實現高精度採集的關鍵[10]。通過ADC採集模塊實現多路並行採樣，由FPGA控制模塊通過SPI總線實時上傳採集數據，交由主控板卡實現對多個採集卡系統的控制與數據存儲，並組合數據發送至PC端。最後通過上位機對數據進行分析、處理和顯示。
2 系統硬件方案設計
2.1 電源管理模塊
為實現穩定的供電網絡，電源管理模塊設計中，數字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片，外部採用±15 V/10 A穩壓電源提供電能，為系統提供了±12 V、±5 V、3.3 V和1.2 V的穩定工作電壓。同時為保證電源質量，電路設計中將電源所有器件放置於PCB版同一層，走線儘可能短，使用低ESR(Equivalent Series Resistance)，高品質的電感電容元件。其中，為FPGA提供電源的TPS75003芯片電路如圖3所示。
2.2 信號調理模塊
氣壓傳感器信號靈敏且微弱，為提升信號的採集精度和抗干擾能力，設計選用高精度程控儀用放大器AD8250和AD8253，構成兩級放大，提供多種組合的增益放大倍數(1×1～10×100倍)，實現抑制噪聲、提高信噪比、降低傳輸損耗的功能。該放大器的主要特性如表1所示。
經過測試分析，AD8250抑噪能力更強，適合做前級放大；AD8253增益範圍廣，作為二級放大，性能最優。因此本系統單路信號程控增益放大電路設計如圖4所示，放大器級聯，並給出A0、A1和WR端口連接FPGA，實現增益的程控配置。
2.3 濾波選通模塊
為提高信號的採樣質量，設計二階有源巴特沃斯低通濾波器，實現對高頻噪聲的濾除。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃，開環增益為134 dB，共模抑制比為140 dB，結合高精度7.5 kΩ、133 kΩ電阻和620 pF、62 pF電容，實現截止頻率為25 kHz的低通濾波器，電路設計如圖5所示。為實現濾波可選的功能，採用ADG1634BCPZ選通芯片，並通過FPGA的控制實現通道選擇。
2.4 ADC採集模塊
為實現高速、多路並行、高精度信號採集，設計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18，該芯片是一款18位、低噪聲、8通道同步採樣的ADC，數據吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口。為保證AD轉換精度，設計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉換參考。同時，電路設計全部採用X7R高品質電容，並將AD芯片的供電與數字層供電隔離。ADC採集電路設計如圖6所示。
2.5 FPGA控制模塊
為減小體積和能耗，選擇基於Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片，其內置Flash，自帶上電加載配置功能，無需外部存儲電路，且價格低，芯片尺寸17 mm×17 mm，具有較豐富的內部邏輯資源，滿足本系統設計需求。為進一步縮減體積空間，硬件電路設計將FPGA單獨布板，將其餘模塊設計到同樣大小的另一塊印製板中，並通過對插的形式連接整個採集系統，減小布線難度，增大散熱面積。
3 系統FPGA程序設計與實現
FPGA程序設計採用集成開發套件ISE14.7和硬件描述語言(Verilog HDL)實現，利用在線邏輯分析軟件ChipScope驗證邏輯設計的正確性。FPGA控制模塊頂層設計包括時鐘管理、命令配置、AD採集控制和數據傳輸控制子模塊。以下簡要介紹AD採集控制和數據傳輸控制子模塊的程序設計與實現。
3.1 AD採集控制
設計採樣頻率為200 kHz，進行高速採樣，此時8通道同步採集速度達到28.8 Mb/s(8×18 bit×200 kHz/s)，為了方便與FPGA進行通信，選擇COMS接口，其時序如圖7所示。在CMOS接口模式中，串行數據總線由串行時鐘輸入（SCKI）、串行數據輸入（SDI）、串行時鐘輸出（SCKO）和8個串行數據輸出（SDO0~SDO7）。FPGA與LTC2358在每個規定好的數據事務處理窗口期內進行數據交互。
使用ChipScope對實際的採樣時序波形進行捕獲，得到信號抓取結果如圖8所示。FPGA拉高CONVST信號以啟動採集轉換，通過檢測BUSY信號下降沿判斷轉換是否完成，在SDO端口獲取8個通道的採集數據。每個通道的數據採集量為3 B(即24 bit：高6 bit為自定義配置信息，低18 bit為AD採樣值)，為減少ChipScope佔用過多資源，圖中只顯示了通道4的採集數據，其值為“0x8D86FFh”，對應AD採樣值為“0x186FFh”，通過ADC傳遞函數計算得實際電壓值為+3.818 321 V，驗證了AD採集控制的正確性。
3.2 數據傳輸控制
系統每採集完一次，需及時將採集數據上傳至主控板卡。主控板卡完成命令下發與採集數據的接收、存儲，並組合多個採集系統的數據回傳至上位機。本系統與主控板卡之間的SPI總線通信信號說明如表2所示。
使用ChipScope捕獲系統傳輸採集數據時序波形如圖9所示，由圖結果可知，在採樣間隔(CONVST上升沿間隔)期間，系統通過SPI總線MISO[3:0]實時地將採集數據傳輸至主控板卡。
4 系統測試及數據分析
為測試系統的各項指標，使用FLUKE公司的多功能校準儀5522A作為高精度參考信號源，其交流電壓測量範圍(10 mV~33 V)/(10 Hz~500 kHz)，最大允許誤差±(1.7×10-4~1.3×10-2)。上位機軟件基於LabVIEW開發，按照標準指標測規範，實現對採集數據的性能分析，軟件測試界面如圖10所示。
為分析系統在整個採集區間(-5 V~5 V)的性能，以正弦信號為測試對象，設置4個擋位(其交流信號有效值VRMS=3 182 mV、63.64 mV、31.82 mV、15.91 mV)和5個頻率擋位(f=50 Hz、1 kHz、10 kHz、15 kHz、20 kHz)，並通過上位機命令配置相應的增益(依次對應G=1、50、100、200倍)進行放大，使進入AD芯片的電壓值接近最大采樣量程，提高採樣轉換率。
採集系統在靜態時不同增益下的指標對比曲線如圖11所示，其中圖11(a)~(c)依次表示幅度精度GA、無雜散動態範圍SFDR、共模抑制比CMRR與信號頻率f、增益倍數G之間的關係。從圖中可知，該系統對20 kHz範圍內的交流信號均能達到很高的性能指標，在增益G=200、VRMS=15.91 mV時，各項指標達到最低水平，且總體指標滿足：GA≤0.09%、SFDR≥72 dBc、CMRR≥90 dB。
結合實際工作環境，將採集系統和滑環一起旋轉(轉速1 024 r/m)進行測試，圖12給出了最大增益(G=200，VRMS=15.91 mV)下的GA和SFDR測試結果。由圖結果可知，採用滑環供電時，各項測試指標均有所降低；且滑環旋轉時會進一步影響指標，但指標下降較小，說明本系統設計具備一定的抗干擾能力；系統在高速旋轉狀態下仍具有GA≤0.1%、SFDR≥60 dBc的良好性能指標。
5 結論
本文設計並實現了一種便攜式多路高精度數據採集系統，該系統具備程控增益放大、低通濾波等功能，能對多路交直流信號進行高速並行採集。在高速旋轉等干擾較大的環境中，仍具有幅度精度高於0.1%、SFDR大於60 dBc等良好的性能指標。採用便攜化設計，系統體積空間小、便於攜帶和安裝，基於FPGA的模塊化設計，可擴展性強，性能穩定，易於維護，具有很好的應用價值。
參考文獻
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作者信息:
王 威1，盧翔宇2，張秋雲1，餘恆鬆3
(1.西南科技大學 信息工程學院，四川 綿陽621000；
2.中國空氣動力研究與發展中心 氣動噪聲控制重點實驗室，四川 綿陽621000；
3.西南科技大學 國防科技學院，四川 綿陽621000)
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