測試壓縮技術興起於20世紀90年代末，由於芯片規模越來越大，所需的測試向量集也隨之快速增長。主流的芯片測試儀（ATE）已無法將芯片測試向量集一次性地加載到測試儀內存中，這導致芯片測試時間增加了數倍。而在芯片生產中，測試成本是直接和測試時間掛鉤的。為了控制芯片的測試成本，有必要保證測試向量集不會超出測試儀內存的容量，但同時測試質量又不能降低，這就是測試壓縮技術的緣起。
測試壓縮是基於掃描鏈技術的，它利用了單個測試向量中大部分的數位是不關心值的特點，將測試向量的數據量進行壓縮。芯片設計中則引入瞭解壓縮模塊（decompressor）和壓縮模塊（compactor），分別用於測試激解壓縮和壓縮測試響應。解壓縮模塊和壓縮模塊的引入，使測試向量集在測試儀上所需的存儲空間呈數十倍甚至數百倍的減小。與此同時芯片內部的測試向量數並未降低，從而保證了芯片的測試質量不受影響。經過十餘年的發展，現在幾乎所有大規模片上系統芯片都採用測試壓縮技術，用於降低芯片生產測試的成本。由於芯片的集成規模仍然在不斷增長中，獲得不斷提高的數據壓縮比率仍是測試壓縮技術未來5至10年的發展方向。
測試壓縮技術興起於20世紀90年代末，由於芯片規模越來越大，所需的測試向量集也隨之快速增長。主流的芯片測試儀（ATE）已無法將芯片測試向量集一次性地加載到測試儀內存中，這導致芯片測試時間增加了數倍。而在芯片生產中，測試成本是直接和測試時間掛鉤的。為了控制芯片的測試成本，有必要保證測試向量集不會超出測試儀內存的容量，但同時測試質量又不能降低，這就是測試壓縮技術的緣起。
測試壓縮是基於掃描鏈技術的，它利用了單個測試向量中大部分的數位是不關心值的特點，將測試向量的數據量進行壓縮。芯片設計中則引入瞭解壓縮模塊（decompressor）和壓縮模塊（compactor），分別用於測試激解壓縮和壓縮測試響應。解壓縮模塊和壓縮模塊的引入，使測試向量集在測試儀上所需的存儲空間呈數十倍甚至數百倍的減小。與此同時芯片內部的測試向量數並未降低，從而保證了芯片的測試質量不受影響。經過十餘年的發展，現在幾乎所有大規模片上系統芯片都採用測試壓縮技術，用於降低芯片生產測試的成本。由於芯片的集成規模仍然在不斷增長中，獲得不斷提高的數據壓縮比率仍是測試壓縮技術未來5至10年的發展方向。
掃描鏈技術是芯片可測性設計的基礎。幾乎所有的數字系統都是時序邏輯電路。而對時序電路產生測試向量在學術界是一個已知的極其困難的問題。即便是隻有幾萬邏輯門的時序電路，採用最好的自動測試向量生成（ATPG）算法，運行幾周甚至上月的時間，故障覆蓋率也達不到生產測試的要求。組合邏輯電路則不然，經過幾十年的研究，針對它的測試向量生成算法已經比較成熟，可以在較短的時間內，比如幾個小時，獲得較高的故障覆蓋率，單固定型故障覆蓋率通常會大於99%，這對時序電路是不可想象的。
掃描鏈技術本質上是在測試模式下將時序電路轉換成組合電路，通過引人控制電路，將時序電路中的觸發器連接成多個“移位寄存器”。時序電路中的觸發器通過移位（掃描）操作，在測試模式中可以被賦值並被觀測。觸發器變成了組合電路中的準輸入和準輸出，於是組合電路的測試向量生成算法便可以被用於時序電路測試生成。
芯片設計工具包對加入掃描鏈的支持已經比較成熟。在實際的芯片系統中，由於性能和安全性的考量，並不是所有的觸發器都可以做掃描鏈的處理，所以工業界的測試向量生成算法並不是完全的組合電路算法，也集成了時序電路測試生成算法。對於今天大規模的片上系統設計（SoC），進行一次完整的針對多個故障模型的測試向量生成，可能需要數日甚至是數週的時間。所以如何不斷提高測試生成算法的性能，一直是芯片測試領域關注的基礎性研究。