隨著半導體技術的快速發展，電子設備的集成度[1]不斷提高，性能不斷加強，同時系統的功耗不斷降低，這給系統的電源設計帶來巨大挑戰。PI[2-5]的仿真分析已成為高速數字系統設計過程中不可或缺的環節之一，設計一個穩定可靠的電源方案是系統正常工作的前提。本文以IMX53的8層高速板卡為例，通過目標阻抗法對電源分配網絡[6-9]的PDN問題進行優化，使得系統的電源完整性滿足設計要求。
1 電源完整性分析
PI是指電路系統的供電電源在經過傳輸網絡後提供符合器件工作的電源要求。PI分析的目的為電源方案的設計提供指導，為系統正常工作提供高性能電源；PI設計的目的是降低電源平面和地平面的阻抗，藉助電源分析工具優化電源平面和地平面阻抗，消除諧振點處阻抗不匹配，提高板卡的可靠性、安全性和電磁兼容性。
1.1 PDN的設計與目標阻抗
目前，PDN設計技術已經成為混合數字系統設計的關鍵技術之一[10-13]。在高速數字系統中，PDN阻抗受頻率影響較大，電源供電端(Voltage Regulator Module，VRM)是PDN的電源供電端，不同的VRM會導致阻抗曲線發生變化;當瞬時流通過時，會導致電源平面阻抗不匹配，產生電源波動和電壓擺動，造成系統供電不連續，影響系統的正常工作[14-15]。為確保系統正常工作，去耦電容[16-17]應儘量靠近芯片電源管腳處且保證阻抗儘量小，優化電源平面的阻抗特性。
高速PCB電路的PDN簡化模型如圖1所示，該模型包括VRM、PCB平板電容、封裝基板電容、片上電容[18]和芯片。
去耦電容作為高速信號的終端負載和信號線上的隔離器件，當負載瞬時電流發生變化時，穩壓電源不能實時響應，去耦電容將直接為負載芯片提供電流。因此在交流信號電路中加入耦合電容，降低了電源系統中的交流阻抗。PDN簡化模型的目標阻抗[19-21]定義如式(1)所示[22-23]：
式中：ZT為目標阻抗，Udd為電源電壓，rip為電壓波動範圍，Imax為最大瞬態電流。
1.2 PI設計優化流程
針對日益突出的PI問題，本文提出一種基於PDN與目標阻抗協同仿真方法，PI設計優化流程如圖2所示。首先通過直流壓降仿真分析1.15 V電源平面壓降、電流密度及溫升等指標，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過大、電流密度偏大和溫升偏高等問題；在此基礎上重點分析了L4_POWER 1.15 V電源網絡在1 MHz～1.5 GHz範圍內的諧振頻點，並結合多極網絡(Multi Pole Network，MPN)並聯多個22 μF去耦電容，消除在987.34 MHz產生的諧振效應，從而減少噪聲耦合；最後通過PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性，判斷ZT是否小於目標阻抗，並根據判斷結果添加去耦電容消除諧振點，去除PDN的諧振風險。
"隨著半導體技術的快速發展，電子設備的集成度[1]不斷提高，性能不斷加強，同時系統的功耗不斷降低，這給系統的電源設計帶來巨大挑戰。PI[2-5]的仿真分析已成為高速數字系統設計過程中不可或缺的環節之一，設計一個穩定可靠的電源方案是系統正常工作的前提。本文以IMX53的8層高速板卡為例，通過目標阻抗法對電源分配網絡[6-9]的PDN問題進行優化，使得系統的電源完整性滿足設計要求。
1 電源完整性分析
PI是指電路系統的供電電源在經過傳輸網絡後提供符合器件工作的電源要求。PI分析的目的為電源方案的設計提供指導，為系統正常工作提供高性能電源；PI設計的目的是降低電源平面和地平面的阻抗，藉助電源分析工具優化電源平面和地平面阻抗，消除諧振點處阻抗不匹配，提高板卡的可靠性、安全性和電磁兼容性。
1.1 PDN的設計與目標阻抗
目前，PDN設計技術已經成為混合數字系統設計的關鍵技術之一[10-13]。在高速數字系統中，PDN阻抗受頻率影響較大，電源供電端(Voltage Regulator Module，VRM)是PDN的電源供電端，不同的VRM會導致阻抗曲線發生變化;當瞬時流通過時，會導致電源平面阻抗不匹配，產生電源波動和電壓擺動，造成系統供電不連續，影響系統的正常工作[14-15]。為確保系統正常工作，去耦電容[16-17]應儘量靠近芯片電源管腳處且保證阻抗儘量小，優化電源平面的阻抗特性。
高速PCB電路的PDN簡化模型如圖1所示，該模型包括VRM、PCB平板電容、封裝基板電容、片上電容[18]和芯片。
去耦電容作為高速信號的終端負載和信號線上的隔離器件，當負載瞬時電流發生變化時，穩壓電源不能實時響應，去耦電容將直接為負載芯片提供電流。因此在交流信號電路中加入耦合電容，降低了電源系統中的交流阻抗。PDN簡化模型的目標阻抗[19-21]定義如式(1)所示[22-23]：
式中：ZT為目標阻抗，Udd為電源電壓，rip為電壓波動範圍，Imax為最大瞬態電流。
1.2 PI設計優化流程
針對日益突出的PI問題，本文提出一種基於PDN與目標阻抗協同仿真方法，PI設計優化流程如圖2所示。首先通過直流壓降仿真分析1.15 V電源平面壓降、電流密度及溫升等指標，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過大、電流密度偏大和溫升偏高等問題；在此基礎上重點分析了L4_POWER 1.15 V電源網絡在1 MHz～1.5 GHz範圍內的諧振頻點，並結合多極網絡(Multi Pole Network，MPN)並聯多個22 μF去耦電容，消除在987.34 MHz產生的諧振效應，從而減少噪聲耦合；最後通過PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性，判斷ZT是否小於目標阻抗，並根據判斷結果添加去耦電容消除諧振點，去除PDN的諧振風險。
2 仿真結果分析
2.1 IMX53板卡介紹
本文以IMX53的8層板卡為例，進行電源完整性仿真分析，仿真分析軟件採用Allegro PCB PI Option XL。IMX53板卡布線如圖3所示， PCB板疊層設置為：TOPL2_Gnd-L3_Signal_1-L4_Gnd/Pwr-L5_Gnd/Pwr-L6_Signal_2-L7_Gnd-Bottom，處理器IMX53主頻可擴展到1 GHz～1.2 GHz，SDRAM採用MT41J128M16HA，主頻在1 333 MHz左右。JTAG口的電壓1.8 V，SDRAM電壓1.5 V，VDD_ANA_PLL電壓為1.3 V，NVCC_GPIO電壓為3.3 V，VDDGP電壓1.15 V。
"隨著半導體技術的快速發展，電子設備的集成度[1]不斷提高，性能不斷加強，同時系統的功耗不斷降低，這給系統的電源設計帶來巨大挑戰。PI[2-5]的仿真分析已成為高速數字系統設計過程中不可或缺的環節之一，設計一個穩定可靠的電源方案是系統正常工作的前提。本文以IMX53的8層高速板卡為例，通過目標阻抗法對電源分配網絡[6-9]的PDN問題進行優化，使得系統的電源完整性滿足設計要求。
1 電源完整性分析
PI是指電路系統的供電電源在經過傳輸網絡後提供符合器件工作的電源要求。PI分析的目的為電源方案的設計提供指導，為系統正常工作提供高性能電源；PI設計的目的是降低電源平面和地平面的阻抗，藉助電源分析工具優化電源平面和地平面阻抗，消除諧振點處阻抗不匹配，提高板卡的可靠性、安全性和電磁兼容性。
1.1 PDN的設計與目標阻抗
目前，PDN設計技術已經成為混合數字系統設計的關鍵技術之一[10-13]。在高速數字系統中，PDN阻抗受頻率影響較大，電源供電端(Voltage Regulator Module，VRM)是PDN的電源供電端，不同的VRM會導致阻抗曲線發生變化;當瞬時流通過時，會導致電源平面阻抗不匹配，產生電源波動和電壓擺動，造成系統供電不連續，影響系統的正常工作[14-15]。為確保系統正常工作，去耦電容[16-17]應儘量靠近芯片電源管腳處且保證阻抗儘量小，優化電源平面的阻抗特性。
高速PCB電路的PDN簡化模型如圖1所示，該模型包括VRM、PCB平板電容、封裝基板電容、片上電容[18]和芯片。
去耦電容作為高速信號的終端負載和信號線上的隔離器件，當負載瞬時電流發生變化時，穩壓電源不能實時響應，去耦電容將直接為負載芯片提供電流。因此在交流信號電路中加入耦合電容，降低了電源系統中的交流阻抗。PDN簡化模型的目標阻抗[19-21]定義如式(1)所示[22-23]：
式中：ZT為目標阻抗，Udd為電源電壓，rip為電壓波動範圍，Imax為最大瞬態電流。
1.2 PI設計優化流程
針對日益突出的PI問題，本文提出一種基於PDN與目標阻抗協同仿真方法，PI設計優化流程如圖2所示。首先通過直流壓降仿真分析1.15 V電源平面壓降、電流密度及溫升等指標，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過大、電流密度偏大和溫升偏高等問題；在此基礎上重點分析了L4_POWER 1.15 V電源網絡在1 MHz～1.5 GHz範圍內的諧振頻點，並結合多極網絡(Multi Pole Network，MPN)並聯多個22 μF去耦電容，消除在987.34 MHz產生的諧振效應，從而減少噪聲耦合；最後通過PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性，判斷ZT是否小於目標阻抗，並根據判斷結果添加去耦電容消除諧振點，去除PDN的諧振風險。
2 仿真結果分析
2.1 IMX53板卡介紹
本文以IMX53的8層板卡為例，進行電源完整性仿真分析，仿真分析軟件採用Allegro PCB PI Option XL。IMX53板卡布線如圖3所示， PCB板疊層設置為：TOPL2_Gnd-L3_Signal_1-L4_Gnd/Pwr-L5_Gnd/Pwr-L6_Signal_2-L7_Gnd-Bottom，處理器IMX53主頻可擴展到1 GHz～1.2 GHz，SDRAM採用MT41J128M16HA，主頻在1 333 MHz左右。JTAG口的電壓1.8 V，SDRAM電壓1.5 V，VDD_ANA_PLL電壓為1.3 V，NVCC_GPIO電壓為3.3 V，VDDGP電壓1.15 V。
2.2 直流分析
在高速數字系統設計中，存在大量平面層分割、過孔、不理想的電流路徑和信號線的分佈，直接導致了PDN的直流供電受到影響。因此對電源平面進行直流壓降仿真有利於指導電源平面的過孔設計，降低過孔直流電流密度，同時改善PDN的直流特性，防止過高電壓降落產生的“軌道坍塌”造成的系統故障。直流壓降分析了VDDGP 1.15 V電源平面上的電壓降落。表1為該PCB 1.15 V電源平面直流優化前後結果。
電流密度的計算公式如式(2)所示：
式中：I為電源平面的電流密度；K是與環境相關常量包括內線層和外線層，內線層K=0.024，外線層K=0.048；T為溫升；A為電源網絡覆銅面積。通過對VDDGP 1.15 V電源平面的直流壓降仿真分析表明，優化後1.15 V電源的電壓降落從9 mV降至2.5 mV，溫升從1.3 ℃降至0.1 ℃，電流密度從91.340 3 A/mm2降至82.393 5 A/mm2，優化後的電源平面特性得到改善。
2.3 交流分析
2.3.1 諧振分佈仿真分析
PCB電源平面為分佈式網絡，可等價為矩形諧振腔。不同頻率的信號經邊緣反射後產生諧振效應，導致在不同的諧振點產生不同的壓降。通過Sigrity Power SI工具進行板級不同頻率的諧振點分析，包括芯片引腳電壓、阻抗連續特性、信號反射等，重點分析了L4_POWER 1.15 V電源平面在1 MHz~1.5 GHz範圍內的諧振模式，發現在電源平面與地平面存在987.34 MHz的諧振效應, 如圖4(a)所示。為消除諧振效應，採用多極網絡(Multi Pole Network，MPN)並聯多個22 μF的去耦電容，搭建去耦網絡以達到匹配阻抗的目的，確保信號的有效傳輸。圖4顯示了通過去耦電容優化前後的電源平面諧振情況，表明電源平面的電壓波動滿足設計要求。
"隨著半導體技術的快速發展，電子設備的集成度[1]不斷提高，性能不斷加強，同時系統的功耗不斷降低，這給系統的電源設計帶來巨大挑戰。PI[2-5]的仿真分析已成為高速數字系統設計過程中不可或缺的環節之一，設計一個穩定可靠的電源方案是系統正常工作的前提。本文以IMX53的8層高速板卡為例，通過目標阻抗法對電源分配網絡[6-9]的PDN問題進行優化，使得系統的電源完整性滿足設計要求。
1 電源完整性分析
PI是指電路系統的供電電源在經過傳輸網絡後提供符合器件工作的電源要求。PI分析的目的為電源方案的設計提供指導，為系統正常工作提供高性能電源；PI設計的目的是降低電源平面和地平面的阻抗，藉助電源分析工具優化電源平面和地平面阻抗，消除諧振點處阻抗不匹配，提高板卡的可靠性、安全性和電磁兼容性。
1.1 PDN的設計與目標阻抗
目前，PDN設計技術已經成為混合數字系統設計的關鍵技術之一[10-13]。在高速數字系統中，PDN阻抗受頻率影響較大，電源供電端(Voltage Regulator Module，VRM)是PDN的電源供電端，不同的VRM會導致阻抗曲線發生變化;當瞬時流通過時，會導致電源平面阻抗不匹配，產生電源波動和電壓擺動，造成系統供電不連續，影響系統的正常工作[14-15]。為確保系統正常工作，去耦電容[16-17]應儘量靠近芯片電源管腳處且保證阻抗儘量小，優化電源平面的阻抗特性。
高速PCB電路的PDN簡化模型如圖1所示，該模型包括VRM、PCB平板電容、封裝基板電容、片上電容[18]和芯片。
去耦電容作為高速信號的終端負載和信號線上的隔離器件，當負載瞬時電流發生變化時，穩壓電源不能實時響應，去耦電容將直接為負載芯片提供電流。因此在交流信號電路中加入耦合電容，降低了電源系統中的交流阻抗。PDN簡化模型的目標阻抗[19-21]定義如式(1)所示[22-23]：
式中：ZT為目標阻抗，Udd為電源電壓，rip為電壓波動範圍，Imax為最大瞬態電流。
1.2 PI設計優化流程
針對日益突出的PI問題，本文提出一種基於PDN與目標阻抗協同仿真方法，PI設計優化流程如圖2所示。首先通過直流壓降仿真分析1.15 V電源平面壓降、電流密度及溫升等指標，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過大、電流密度偏大和溫升偏高等問題；在此基礎上重點分析了L4_POWER 1.15 V電源網絡在1 MHz～1.5 GHz範圍內的諧振頻點，並結合多極網絡(Multi Pole Network，MPN)並聯多個22 μF去耦電容，消除在987.34 MHz產生的諧振效應，從而減少噪聲耦合；最後通過PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性，判斷ZT是否小於目標阻抗，並根據判斷結果添加去耦電容消除諧振點，去除PDN的諧振風險。
2 仿真結果分析
2.1 IMX53板卡介紹
本文以IMX53的8層板卡為例，進行電源完整性仿真分析，仿真分析軟件採用Allegro PCB PI Option XL。IMX53板卡布線如圖3所示， PCB板疊層設置為：TOPL2_Gnd-L3_Signal_1-L4_Gnd/Pwr-L5_Gnd/Pwr-L6_Signal_2-L7_Gnd-Bottom，處理器IMX53主頻可擴展到1 GHz～1.2 GHz，SDRAM採用MT41J128M16HA，主頻在1 333 MHz左右。JTAG口的電壓1.8 V，SDRAM電壓1.5 V，VDD_ANA_PLL電壓為1.3 V，NVCC_GPIO電壓為3.3 V，VDDGP電壓1.15 V。
2.2 直流分析
在高速數字系統設計中，存在大量平面層分割、過孔、不理想的電流路徑和信號線的分佈，直接導致了PDN的直流供電受到影響。因此對電源平面進行直流壓降仿真有利於指導電源平面的過孔設計，降低過孔直流電流密度，同時改善PDN的直流特性，防止過高電壓降落產生的“軌道坍塌”造成的系統故障。直流壓降分析了VDDGP 1.15 V電源平面上的電壓降落。表1為該PCB 1.15 V電源平面直流優化前後結果。
電流密度的計算公式如式(2)所示：
式中：I為電源平面的電流密度；K是與環境相關常量包括內線層和外線層，內線層K=0.024，外線層K=0.048；T為溫升；A為電源網絡覆銅面積。通過對VDDGP 1.15 V電源平面的直流壓降仿真分析表明，優化後1.15 V電源的電壓降落從9 mV降至2.5 mV，溫升從1.3 ℃降至0.1 ℃，電流密度從91.340 3 A/mm2降至82.393 5 A/mm2，優化後的電源平面特性得到改善。
2.3 交流分析
2.3.1 諧振分佈仿真分析
PCB電源平面為分佈式網絡，可等價為矩形諧振腔。不同頻率的信號經邊緣反射後產生諧振效應，導致在不同的諧振點產生不同的壓降。通過Sigrity Power SI工具進行板級不同頻率的諧振點分析，包括芯片引腳電壓、阻抗連續特性、信號反射等，重點分析了L4_POWER 1.15 V電源平面在1 MHz~1.5 GHz範圍內的諧振模式，發現在電源平面與地平面存在987.34 MHz的諧振效應, 如圖4(a)所示。為消除諧振效應，採用多極網絡(Multi Pole Network，MPN)並聯多個22 μF的去耦電容，搭建去耦網絡以達到匹配阻抗的目的，確保信號的有效傳輸。圖4顯示了通過去耦電容優化前後的電源平面諧振情況，表明電源平面的電壓波動滿足設計要求。
2.3.2 諧振分佈仿真分析
PDN輸入阻抗仿真分析了負載處的高頻阻抗Z與目標阻抗之間的關係，當高頻阻抗大於目標阻抗時，電源電壓波動會超出安全範圍，可能損壞芯片，造成電源系統的崩潰[24]。IMX53 1.15 V電源網絡允許波動範圍為5%，最大電流為2 A，截至頻率987.34 MHz，本文中的板級目標阻抗為28.75 mΩ，優化後的1.15 V電源平面的PDN輸入阻抗為20.43 mΩ，小於目標阻抗28.75 mΩ。
1.15 V PDN輸入阻抗如圖5所示，優化前電源阻抗超過目標阻抗，通過在芯片周圍添加22 μF電容去除風險點，添加過孔，減小過孔等效電阻(Equivalent Series Resistance，ESR)和等效電感(Equivalent Series Inductance，ESL)的壓降，降低電源平面阻抗。仿真結果表明在987.34 MHz內輸入阻抗小於28.75 mΩ，1.15 V PDN輸入阻抗滿足設計要求，不存在諧振頻率，仿真結果如圖5所示。
"隨著半導體技術的快速發展，電子設備的集成度[1]不斷提高，性能不斷加強，同時系統的功耗不斷降低，這給系統的電源設計帶來巨大挑戰。PI[2-5]的仿真分析已成為高速數字系統設計過程中不可或缺的環節之一，設計一個穩定可靠的電源方案是系統正常工作的前提。本文以IMX53的8層高速板卡為例，通過目標阻抗法對電源分配網絡[6-9]的PDN問題進行優化，使得系統的電源完整性滿足設計要求。
1 電源完整性分析
PI是指電路系統的供電電源在經過傳輸網絡後提供符合器件工作的電源要求。PI分析的目的為電源方案的設計提供指導，為系統正常工作提供高性能電源；PI設計的目的是降低電源平面和地平面的阻抗，藉助電源分析工具優化電源平面和地平面阻抗，消除諧振點處阻抗不匹配，提高板卡的可靠性、安全性和電磁兼容性。
1.1 PDN的設計與目標阻抗
目前，PDN設計技術已經成為混合數字系統設計的關鍵技術之一[10-13]。在高速數字系統中，PDN阻抗受頻率影響較大，電源供電端(Voltage Regulator Module，VRM)是PDN的電源供電端，不同的VRM會導致阻抗曲線發生變化;當瞬時流通過時，會導致電源平面阻抗不匹配，產生電源波動和電壓擺動，造成系統供電不連續，影響系統的正常工作[14-15]。為確保系統正常工作，去耦電容[16-17]應儘量靠近芯片電源管腳處且保證阻抗儘量小，優化電源平面的阻抗特性。
高速PCB電路的PDN簡化模型如圖1所示，該模型包括VRM、PCB平板電容、封裝基板電容、片上電容[18]和芯片。
去耦電容作為高速信號的終端負載和信號線上的隔離器件，當負載瞬時電流發生變化時，穩壓電源不能實時響應，去耦電容將直接為負載芯片提供電流。因此在交流信號電路中加入耦合電容，降低了電源系統中的交流阻抗。PDN簡化模型的目標阻抗[19-21]定義如式(1)所示[22-23]：
式中：ZT為目標阻抗，Udd為電源電壓，rip為電壓波動範圍，Imax為最大瞬態電流。
1.2 PI設計優化流程
針對日益突出的PI問題，本文提出一種基於PDN與目標阻抗協同仿真方法，PI設計優化流程如圖2所示。首先通過直流壓降仿真分析1.15 V電源平面壓降、電流密度及溫升等指標，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過大、電流密度偏大和溫升偏高等問題；在此基礎上重點分析了L4_POWER 1.15 V電源網絡在1 MHz～1.5 GHz範圍內的諧振頻點，並結合多極網絡(Multi Pole Network，MPN)並聯多個22 μF去耦電容，消除在987.34 MHz產生的諧振效應，從而減少噪聲耦合；最後通過PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性，判斷ZT是否小於目標阻抗，並根據判斷結果添加去耦電容消除諧振點，去除PDN的諧振風險。
2 仿真結果分析
2.1 IMX53板卡介紹
本文以IMX53的8層板卡為例，進行電源完整性仿真分析，仿真分析軟件採用Allegro PCB PI Option XL。IMX53板卡布線如圖3所示， PCB板疊層設置為：TOPL2_Gnd-L3_Signal_1-L4_Gnd/Pwr-L5_Gnd/Pwr-L6_Signal_2-L7_Gnd-Bottom，處理器IMX53主頻可擴展到1 GHz～1.2 GHz，SDRAM採用MT41J128M16HA，主頻在1 333 MHz左右。JTAG口的電壓1.8 V，SDRAM電壓1.5 V，VDD_ANA_PLL電壓為1.3 V，NVCC_GPIO電壓為3.3 V，VDDGP電壓1.15 V。
2.2 直流分析
在高速數字系統設計中，存在大量平面層分割、過孔、不理想的電流路徑和信號線的分佈，直接導致了PDN的直流供電受到影響。因此對電源平面進行直流壓降仿真有利於指導電源平面的過孔設計，降低過孔直流電流密度，同時改善PDN的直流特性，防止過高電壓降落產生的“軌道坍塌”造成的系統故障。直流壓降分析了VDDGP 1.15 V電源平面上的電壓降落。表1為該PCB 1.15 V電源平面直流優化前後結果。
電流密度的計算公式如式(2)所示：
式中：I為電源平面的電流密度；K是與環境相關常量包括內線層和外線層，內線層K=0.024，外線層K=0.048；T為溫升；A為電源網絡覆銅面積。通過對VDDGP 1.15 V電源平面的直流壓降仿真分析表明，優化後1.15 V電源的電壓降落從9 mV降至2.5 mV，溫升從1.3 ℃降至0.1 ℃，電流密度從91.340 3 A/mm2降至82.393 5 A/mm2，優化後的電源平面特性得到改善。
2.3 交流分析
2.3.1 諧振分佈仿真分析
PCB電源平面為分佈式網絡，可等價為矩形諧振腔。不同頻率的信號經邊緣反射後產生諧振效應，導致在不同的諧振點產生不同的壓降。通過Sigrity Power SI工具進行板級不同頻率的諧振點分析，包括芯片引腳電壓、阻抗連續特性、信號反射等，重點分析了L4_POWER 1.15 V電源平面在1 MHz~1.5 GHz範圍內的諧振模式，發現在電源平面與地平面存在987.34 MHz的諧振效應, 如圖4(a)所示。為消除諧振效應，採用多極網絡(Multi Pole Network，MPN)並聯多個22 μF的去耦電容，搭建去耦網絡以達到匹配阻抗的目的，確保信號的有效傳輸。圖4顯示了通過去耦電容優化前後的電源平面諧振情況，表明電源平面的電壓波動滿足設計要求。
2.3.2 諧振分佈仿真分析
PDN輸入阻抗仿真分析了負載處的高頻阻抗Z與目標阻抗之間的關係，當高頻阻抗大於目標阻抗時，電源電壓波動會超出安全範圍，可能損壞芯片，造成電源系統的崩潰[24]。IMX53 1.15 V電源網絡允許波動範圍為5%，最大電流為2 A，截至頻率987.34 MHz，本文中的板級目標阻抗為28.75 mΩ，優化後的1.15 V電源平面的PDN輸入阻抗為20.43 mΩ，小於目標阻抗28.75 mΩ。
1.15 V PDN輸入阻抗如圖5所示，優化前電源阻抗超過目標阻抗，通過在芯片周圍添加22 μF電容去除風險點，添加過孔，減小過孔等效電阻(Equivalent Series Resistance，ESR)和等效電感(Equivalent Series Inductance，ESL)的壓降，降低電源平面阻抗。仿真結果表明在987.34 MHz內輸入阻抗小於28.75 mΩ，1.15 V PDN輸入阻抗滿足設計要求，不存在諧振頻率，仿真結果如圖5所示。
3 結論
本文以典型IMX53高速數字系統為例，提出一種基於PDN設計與目標阻抗協同仿真設計方法並進行直流和交流後仿真驗證。在直流分析中，從電壓降、溫升和電流密度三個方面對1.15 V電源網絡進行分析，通過增大覆銅面積、減少電流的迴流路徑等措施使電源網絡直流電壓分佈得到改善；在交流分析中，運用目標阻抗法對諧振分佈和PDN輸入阻抗進行分析，在電壓波動較大處放置22 μF去耦電容，減小電源平面和地平面間的諧振，使1.15 V電源平面的電壓波動符合設計要求。
參考文獻
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作者信息:
孟祥勝，車 凱，慄曉鋒，李玖法，李蘇炫，何雪琴
(湖北汽車工業學院 電氣與信息工程學院，湖北 十堰442002)
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