絕密數模技術資料-ADC電路設計詳解！-mimixigu原創
本文由臥龍會成員Mimixigu原創
電路描述及參數
ADC：模數轉換，將模擬信號變成數字信號，便於數字設備處理。
DAC：數模轉換，將數字信號轉換為模擬信號與外部接口。
性能參數：
MSR：採樣率，定義單位週期或時間內的從信號中的採樣點數，採樣率越高後級的數字表示精度越高。
SFDR：無雜散動態範圍，指載波頻率與最大噪聲的幅度比值，表徵的是信號源失真。
SNR：輸出的信號電壓與噪聲電壓的比值（dB），SNR越高信號的噪聲越小。
PCB設計要點分三點：
1，佈局要點
Ø 電源佈局及電源去偶
Ø 前級放大、衰減、濾波
Ø 相同結構對稱佈局
Ø 多路隔離
2，佈線要點
Ø 最小回路電源分割
Ø 最短模擬前段走線衰減控制
Ø 阻抗連續控制
Ø 屏蔽包地處理
Ø 多路隔離處理
Ø 數模共地處理
Ø 磁珠橋連分地短接
Ø 模擬區平面處理
3，設計建議
佈局要點
Ø 電源佈局及電源去偶-LDO供電系統
注：LDO供電在1MHz以下的低頻噪聲抑制性好，而高頻噪聲會通過電源和地迴路向負載耦合。所以在後級需要LC和局部電源去耦，保證負載附近的高頻噪聲去耦。
Ø 電源佈局及電源去偶-DC_DC供電系統
傳統上的DC_DC電源不宜直接為ADC供電，但現在的DC_DC通過：後置濾波、精心設計的佈局佈線、多級的LC濾波已可以為ADC提供低噪聲的供電系統。
DC_DC與LDO給ADC的供電優勢：轉換效率更高，可節約功耗；減小熱輸出，對額外散熱需求減小。
Ø電源佈局及電源去偶-迴路要求及去偶電容佈局
為保證供電系統的ADC瞬態電流的響應，需要給ADC電源提供一個大容量電容。電容應當是10uF-47uF左右的低ESR陶瓷或鉭電容。ADC芯片的局部電源去耦需要靠近管腳放置小容值的高頻去耦電容，電容應當是0.1uF-1uF範圍內的低ESR陶瓷電容。此類電容能很好濾除芯片翻轉引入的電源SSN噪聲且能為芯片提供高頻電流。
1. 電源模塊避免靠近前級模擬輸入。
2. 電源到負載路徑短，減少傳輸噪聲耦合。
3. 高頻去偶電容靠近芯片電源管腳。
Ø前級放大、衰減、濾波佈局
1. 輸入前段佈局緊湊。
2. “一”字佈局，避免U型、L型佈局。
3. π衰\π濾波佈局功能實現。
Ø相同結構對稱佈局
處輸入圖片描述
多路相同電路結構佈局採用對稱佈局；保證走線長度一致、相位一致。
Ø多路隔離
擊此處輸入圖片描述
1.增加多路之間的佈局間距。
2.增加屏蔽腔體或屏蔽牆。
佈線要點
Ø最小回路電源分割
1.除考慮模擬電源佈局不能靠近 前級輸入外，在傳輸路徑上應做到最短、迴路最小以減小電源噪聲引入。
Ø最短模擬前段走線衰減控制
設計要點：
ü 最短佈線長度。
ü 隔層參考阻抗控制，增加布線寬度。
ü 圓弧拐角、進盤漸變走線。
ü 第2層挖空，第3層鋪模擬區下方鋪地。
Ø阻抗連續控制-焊盤隔層處理
設計要點：
ü器件焊盤是佈線鏈路上阻抗突變最嚴重的一個因素點，隔層參考可減小焊盤增加鏈路走線線寬變化帶來的阻抗突變。
ü第2層挖空，第3層鋪模擬區下方鋪地。
Ø屏蔽包地處理
設計要點：
ü 屏蔽地孔間距大小決定了EMC輻射洩露的大小，越小
的屏蔽地孔距離有利於減小數模、多路模擬前段的干擾隔離。尤其是當屏蔽地孔的間距≤小於λ/20時。
ü 模擬包地有利於減小干擾但距離過小會增加信號損耗，包地距離≥1.5W寬度。
ü 模擬區表層鋪屏蔽地，模擬走線周圍打λ/20屏蔽地孔。
Ø多路隔離處理
點擊此處輸入圖片描述
設計要點：
ü 所有電源、地平面需要採用分割槽將多路AD輸入前級的噪聲耦合迴路切斷，減小多路之間的耦合路徑。
Ø數模共地處理
設計要點：
ü 共地橋不提供信號迴路，只做等電位短接。
ü 橋的不易不易過寬，建議60mil左右橋連寬度。
ü 隔離槽採用20-30mil的寬度。
ü 建議在ADC芯片附近，但不要在芯片下方。
Ø磁珠橋連分地短接
設計要點：
ü 共地橋不提供信號迴路，只做等電位短接。
ü 多路ADC時，等電位跨接不易過多。最好兩路共用一組跨接。
Ø模擬區平面處理
設計要點：
ü 模擬區所有層均完全隔離，模擬區所有層鋪地。
ü 數字信號佈線禁止進入該區域。
ü 模擬區供電採用信號層鋪銅或走線處理。
設計建議
Ø佈局建議
設計要點：
ü 參考時鐘區域獨立，佈線避免穿越模擬前端。
ü 電源供電系統放置獨立區域。
ü數模佈局分區嚴格，避免交錯。
Ø迴路耦合干擾
設計要點：
ü 避免出現左圖的模擬數字迴路重疊，將導致迴路耦合干擾。
ü 迴路處理參考右圖，在芯片附近採用單點共地。
文|原創：Mimixigu
校訂：上尉Shonway
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