《集成電路工藝、閂鎖效應和ESD電路設計》節選

貝爾實驗室 科技 EETOP 2017-05-23

內容簡述:

《集成電路工藝、閂鎖效應和ESD電路設計》第一章分兩節,第一節內容主要介紹集成電路工藝製程技術的發展過程,集成電路工藝製造技術從最初的BJT工藝製造技術發展到CMOS工藝製造技術,並在CMOS工藝製造技術的基礎上衍生出BiCMOS、BCD和HV-CMOS工藝製作技術以滿足不同功能集成電路的要求。同時器件也從最初的BJT發展的MOSFET。第二節介紹先進工藝製程技術HKMG,以及FD-SOI和 FinFET器件結構。隨著集成電路工藝製造技術不斷髮展,短溝道效應越來越嚴重,當氧化層的電性厚度接近1nm時,傳統的SiON柵介質層不再是理想的絕緣體,柵極與襯底之間將會出現明顯的量子隧穿效應,襯底的電子以量子的形式穿過柵介質層進入柵極,形成柵極漏電流,為了改善柵極漏電流,開發出高K介質材料的柵介質層,並用金屬柵代替多晶硅柵,開發出HKMG工藝製程技術。當集成電路工藝製造技術的特徵尺寸發展到22nm時,由於短溝道效應,平面結構的MOSFET會在器件關閉時,源漏之間依然出現嚴重的漏電問題,所以平面結構的MOSFET已經不能滿足集成電路高性能的要求,在MOSFET的基礎上開發出FD-SOI和3D結構的FinFET。

本文選自第一章第一節,第二節的內容暫時不會公開。《集成電路工藝、閂鎖效應和ESD電路設計》一共五章內容,第一章介紹集成電路工藝製造技術的發展過程,第二章和第三章介紹主流的集成電路工藝製程技術,第四章介紹閂鎖效應,第六章介紹ESD電路設計。未來我們會節選《集成電路工藝、閂鎖效應和ESD電路設計》剩下章節的部分內容進行發佈。

如果對本文或者《集成電路工藝、閂鎖效應和ESD電路設計》有興趣可以聯繫編著本人者或者負責本書的出版社。

1.1崛起的CMOS工藝製程技術

1.1.1 BJT(雙極型)工藝製程技術簡介

BJT工藝製程技術是最早出現的集成電路工藝製程技術,也是最早應用於實際生產的集成電路工藝製程技術。隨著微電子工藝製程技術不斷髮展,工藝製程技術日趨先進,其後又出現了PMOS、 NMOS、 CMOS(Complementary Metal OxideSemiconductor)、 BiCMOS(Bipolar CMOS)和BCD(Bipolar CMOS DMOS)等工藝製程技術。

1947年,第一隻點接觸晶體管在貝爾實驗室誕生,它的發明者是Bardeen、 Shockley和Brattain。1949年,貝爾實驗室的Shockley提出PN結和雙極結型晶體管理論。1951年貝爾實驗室製造出第一隻鍺結型晶體管,1956年德州儀器製造出第一隻硅結型晶體管,1970年硅平面工藝製程技術成熟,雙極結型晶體管開始大批量生產。

雙極型工藝製程技術大致可以分為兩類大:一類是需要在器件之間製備電隔離區的雙極型集成電路工藝製程技術,採用的隔離技術主要有PN結隔離、全介質隔離以及PN結-介質混合隔離等。採用這種工藝製程技術的雙極型集成電路如TTL(晶體管-晶體管邏輯)電路,線性/ECL(射極耦合邏輯)電路,STTL(肖特基晶體管-晶體管邏輯)電路等。另一類是器件之間自然隔離的雙極型集成電路工藝製程技術,I2L(集成注入邏輯)電路採用了這種工藝製程技術。如圖1.1所示,它是屬於第一類的採用PN結隔離技術的雙極型集成電路的剖面圖,VNPN是縱向NPN (Vertical NPN),LPNP是橫向PNP(Lateral PNP)。

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圖1.1雙極型工藝集成電路剖面圖

由於雙極型工藝製程技術製造流程簡單,製造成本低,另外在電路性能方面它具有高速度、高跨導、低噪聲、高模擬精度、強電流驅動能力等方面的優勢,它一直受到設計人員的青睞。雙極型晶體管是電流控制器件,而且是兩種載流子(電子和空穴)同時起作用,它通常用於電流放大型電路、功率放大型電路和高速電路。它一直在高速電路、模擬電路和功率電路中占主導地位,但是它的缺點是集成度低和功耗大,其縱向尺寸無法跟隨橫向尺寸成比例縮小,所以在VLSI(超大規模集成電路)中受到很大限制。在20世紀60年代之前集成電路基本是雙極型工藝集成電路,雙極型工藝集成電路也是史上最早發明的具有放大功能的集成電路,直到19世紀70年代NMOS和CMOS工藝集成電路開始在邏輯運算領域逐步取代雙極型集成電路等統治地位,但是在模擬器件和大功率器件等領域雙極型集成電路依然佔據重要的地位。

1.1.2PMOS工藝製程技術簡介

PMOS工藝製程技術是最早出現的MOS工藝製程技術,它出現在20世紀60年代。PMOS是電壓控制器件,依靠空穴導電工作。PMOS是製作在N型襯底上的P溝道器件,採用鋁柵控制器件形成反型層溝道,溝道連通源-漏端,使器件開啟導通工作。由於空穴的遷移率較低,所以PMOS的速度很低,最小的門延時也要80~100ns。

PMOS鋁柵是形成源和漏擴散區以後再經過一道光刻和刻蝕形成的,所以源和漏擴散區與製造柵採用兩次光刻步驟,這兩次光刻形成的圖形會存在套刻不齊的問題,如圖1.2(a)所示形成源漏擴散區需要一道光刻,而柵工藝也需要一道光刻,如圖1.2(b)所示源和漏擴散區與鋁柵產生交疊或者間距問題。當源和漏擴散區與鋁柵套刻不齊時會造成器件尺寸誤差和電性參數誤差,也會造成器件無法形成溝道或者溝道中斷等問題從而影響器件性能。為了解決這些問題,在PMOS版圖設計上採用鋁柵重疊設計,也就是鋁柵設計的比實際的溝道要長一些,這樣就造成鋁柵與源和漏擴散區產生重疊,如圖1.2(c)所示。這種鋁柵重疊設計會導致柵極寄生電容Cgs(鋁柵與源端的寄生電容)和Cgd(鋁柵與漏端的寄生電容)增大,另外也要增加柵極長度,所以會增加器件的尺寸,也就降低了集成度。因為集成度低,所以PMOS工藝製程技術只能用於製作寄存器等中規模集成電路。

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(a)形成源和漏擴散區 (b)源和漏擴散區與柵不對齊問題

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(c)鋁柵重疊設計

圖1.2 PMOS工藝製程技術源、漏擴散區與柵不對齊現象

因為PMOS是電壓控制器件,它的功耗也很低,它非常適合應用於邏輯運算集成電路。但是PMOS的速度很慢,所以PMOS工藝製程技術主要應用於手錶和計算器等對速度要求非常低的領域。

如圖1.3所示是1974年加德士半導體利用PMOS設計的時鐘集成電路。

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圖1.3 加德士半導體PMOS時鐘集成電路

1.1.3NMOS工藝製程技術簡介

20世紀70年代初期,出現了NMOS工藝製程技術。NMOS也是電壓控制器件,依靠電子導電工作。因為電子比空穴具有更高的遷移率,電子的遷移率µe大於空穴的遷移率µh,µe大約等於2.5µh,因而NMOS的電流驅動能力大約是PMOS的2倍多,所以採用NMOS工藝製程技術製造的集成電路性能比採用PMOS工藝製程技術製造的集成電路更具優越。NMOS工藝製程技術出現後,它很快取代了PMOS工藝製程技術,集成電路設計人員開始更傾向於採用NMOS技術設計電路。20世紀70年代到80年代初期,NMOS工藝製程技術被廣泛應用於生產。由於NMOS工藝製程技術具有更高的集成度,並且NMOS的光刻步驟比雙極型工藝製程技術少很多,與雙極型工藝製程技術相比,利用NMOS工藝製程技術製造的集成電路更便宜。如圖1.4所示是利用NMOS和電阻負載設計的邏輯門電路。

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早期的NMOS工藝製程技術也是利用鋁柵,所以也存在源和漏的擴散區與鋁柵套刻不齊的問題。1968年出現了多晶硅柵(Polysilicon)工藝製程技術,並被應用到NMOS工藝製程技術和PMOS工藝製程技術上,因為多晶硅柵工藝製程技術是在形成源和漏擴散區之前進行的,另外多晶硅柵可以作為離子擴散的阻擋層,所以進行源和漏離子擴散時,源和漏擴散區與多晶硅柵是自對準的,不存在源和漏擴散區與多晶硅柵套刻不齊的問題,這種技術稱為自對準技術,如圖1.5所示是MOS工藝製程技術源和漏自對準技術。另外源和漏擴散區與多晶硅柵的離子擴散是同時進行的,多晶硅本身是絕緣體,它經過離子擴散重摻雜後,多晶硅的載流子濃度增加了,多晶硅變成導體可以用作電極和電極引線。

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(a)形成硅柵 (b)源和漏擴散區與多晶硅柵離子擴散

圖1.5 MOS工藝製程技術源和漏自對準技術

NMOS工藝製程技術採用源和漏自對準技術後不需要多晶硅柵重疊設計,這樣就有效的改善了NMOS器件的可靠性,減小了柵極寄生電容Cgs和Cgd,相應的提高了NMOS器件的速度,同時減小了柵極尺寸,源和漏擴散區的尺寸也相應減小,最終減小了器件的尺寸,提高了速度,同時也增加了NMOS工藝集成電路的集成度。

隨著NMOS工藝集成電路的集成度不斷提高,每顆芯片可能含有上萬門器件,在幾兆赫數字時鐘的脈衝下工作會變得相當慢,功耗和散熱成為限制芯片性能的瓶頸。當器件密度從1000門增加到10000門,芯片功率從幾百毫瓦增加到幾瓦,當芯片的功耗達到幾瓦時,已不能再用便宜的塑料封裝,必須使用昂貴的陶瓷封裝工藝製程技術,還要利用空氣或水進行冷卻。這些都限制了NMOS工藝製程技術在超大規模集成電路的應用。

1.1.4CMOS工藝製程技術簡介

1963年飛兆(仙童)半導體公司研發實驗室的C. T. Sah 和FrankWanlass提交了一篇關於CMOS工藝製程技術的論文,這是首次在半導體業界提出CMOS工藝製程技術,同時他們還用了一些實驗數據對CMOS工藝製程技術進行了簡單的解釋。CMOS是互補金屬氧化物半導體,把NMOS和PMOS製造在同一個芯片組成電路,CMOS工藝製程技術就是利用互補對稱電路來配置連接PMOS和NMOS從而形成邏輯電路,這個電路的靜態功耗幾乎接近為零,這個理論可以很好的解決功耗問題,這一發現為CMOS工藝製程技術的發展奠定了理論基礎。如圖1.6所示是PMOS和NMOS組成的反相器電路。

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1963年6月18日,Wanlass為CMOS工藝製程技術申請了專利,但是幾天之後,他就離開了仙童,因為仙童宣佈在他還沒有確切的實驗數據之前,仙童沒有計劃採用新技術,所以Wanlass沒有機會去完成CMOS工藝製程技術項目。

1966年,美國RCA(美國無線電)公司研製出首顆門陣列(50門)CMOS集成電路。當時用CMOS工藝製程技術製造的集成電路的集成度並不高,而且速度也很慢,很容易引起閂鎖效應燒燬電路,因此CMOS工藝製程技術受到半導體業界的嘲笑。因為60年代工藝製程技術還很落後,還沒有研製出比較先進的LOCOS(硅局部氧化工藝)和STI(淺溝槽)隔離技術,CMOS工藝製程技術仍然採用PN結和重摻雜的P+保護環進行隔離,P+保護環要佔用很大的面積,所以CMOS工藝集成電路的集成度很低,而且寄生電容也很大,電路運算速度非常慢。受到這些落後的工藝製程技術的限制,早期CMOS工藝製程技術的優勢並沒有發揮出來。而CMOS工藝製程技術的優點是功率耗散小和噪聲容限大,所以早期的CMOS工藝製程技術主要用在玩具、手錶和計算器等可以容忍較慢速度的電子領域。研究發現製作在藍寶石上的CMOS工藝集成電路一個重要特性是它能抵抗相當高強度的輻射,所以CMOS工藝集成電路也應用在人造衛星和導彈等軍事電子領域。在這類以藍寶石為襯底的電路中NMOS和PMOS相互介電隔離,因而不會出現閂鎖現象,但是藍寶石襯底的價格非常昂貴,因而沒辦法得到普及和廣泛的應用。

後來發明了LOCOS(硅局部氧化)隔離技術,以及引入更先進的離子注入技術代替離子擴散技術,還有光刻技術的不斷髮展,它們已經大大的改善了CMOS工藝集成電路的性能。隨著工藝製程技術的不斷髮展,CMOS工藝集成電路的製造成本已經下降到和NMOS工藝集成電路相當了。此外,CMOS工藝製程技術能滿足電路各種變化的獨特性能要求,這使得CMOS工藝製程技術對芯片設計者格外具有吸引力。對於一個簡單的CMOS反向器,無論輸入端處於高電平還是低電平,只有一個器件處於導通狀態,僅當開關瞬變的瞬間才會耗散一定功率。對於任意給定的時鐘脈衝週期,只有在很短的時間內電路中的兩個晶體管同時開啟,所以CMOS工藝集成電路的功耗比NMOS工藝集成電路低很多,這就解決了因為散熱導致封裝受限制的問題。在功耗規定的封裝範圍內,與雙極型和NMOS工藝製程技術相比,CMOS工藝製程技術能容納更多的電路,使系統設計者獲得更好的系統性能,不需要額外的風扇冷卻,所以CMOS工藝製程技術可以很好的降低系統的成本。

如圖1.7所示是0.35um LOCOS CMOS工藝集成電路剖面圖。它是雙阱CMOS工藝結構,利用PN結隔離和LOCOS隔離技術。3.3V PMOS器件做在NW中,3.3V NMOS器件做在PW中。

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圖1.7 0.35um LOCOS CMOS工藝集成電路剖面圖

CMOS工藝製程技術的另外一個重要優點是無比例的邏輯設計,其邏輯擺幅在電源電壓和地電位之間,這使得在選擇電路的電源電壓時,CMOS工藝製程技術具有更大的優勢。20世紀80年代,隨著工藝製程技術不斷更新,經過改良後的CMOS工藝製程技術以低功耗、高密度的優勢,已然成為VLSI的主流工藝製程技術。

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圖1.8 0.11um STI CMOS工藝集成電路剖面圖

20世紀90年代,更多先進的工藝製程技術如STI、Salicide等被應用到CMOS工藝製程技術中,隨著工藝製程技術的不斷髮展,CMOS工藝製程技術按比例不斷縮小,器件的特徵尺寸逐步縮小,使得CMOS工藝集成電路的工作速度不斷提高,同時又可以選擇較低的電源電壓,CMOS工藝集成電路的性能已經可以與雙極型工藝集成電路和BiCMOS抗衡。如圖1.8所示是利用了STI和Salicide 工藝製程技術的0.11um CMOS工藝集成電路剖面圖,它提供1.5V的NMOS和PMOS。21世紀,隨著CMOS工藝製程技術的進步飛速向前發展,CMOS工藝集成電路的優點已經突顯出來了,高的集成度、強的抗干擾能力、高的速度、低的靜態功耗、寬的電源電壓範圍和寬的輸出電壓幅度等使得模擬集成電路設計技術也突飛猛進。由於CMOS工藝製程技術的多方面的優越性,使它成為數字電路、模擬電路以及數模混合電路的首選技術,雖然目前超過九成的集成電路芯片使用CMOS工藝製程技術,但是當年提出CMOS工藝製程技術的Frank M. Wanlass.和C.T.Sah,卻隨著時間的流逝,而漸漸被人遺忘。

1.1.5BiCMOS工藝製程技術簡介

隨著集成電路的快速發展及其應用領域的不斷擴大,通信業界對於大規模集成電路的小型化、高速、低電源電壓、低功耗和高性價比等方面的要求越來越高。雖然傳統的雙極型工藝製程技術具有高速度、強電流驅動和高的模擬精度等方面的優點,但雙極型集成電路在功耗和集成度方面卻無法滿足VLSI系統集成多方面的發展需要,而CMOS工藝集成電路在低功耗、高度集成和強抗干擾能力等方面有著雙極型電路無法比擬的優勢,但是20世紀70、80年代的CMOS工藝集成電路速度低、驅動能力差,它只能滿足低速的數字集成電路和小功率模擬集成電路的需要。由此可見,無論是單一早期落後的CMOS工藝製程技術,還是單一的雙極型工藝製程技術都無法滿足VLSI系統集成多方面性能的要求,因此只有融合CMOS工藝製程技術和雙極型工藝製程技術這兩種工藝製程技術各自的優點,才能滿足早期VLSI系統集成多方面的要求,製造CMOS工藝製程技術和雙極型工藝製程技術的混合電路BiCMOS工藝製程技術才是早期VLSI發展的必然產物。BiCMOS是雙極-互補金屬氧化物半導體,簡單來說BiCMOS工藝製程技術是將雙極型器件和CMOS器件同時製造在同一芯片上,發揮它們各自的優勢,克服各自的缺點,綜合雙極型器件的高跨導、強驅動能力和CMOS器件的低功耗、高集成度的優點,使BiCMOS工藝集成電路集高速度、高集成度和低功耗於一體,為高速、高集成度、高性能及強驅動的集成電路發展開闢了一條新的道路。

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圖1.9 0.35um BiCMOS工藝製程技術的器件剖面圖

如圖1.9所示是0.35um BiCMOS工藝製程技術的器件剖面圖。BiCMOS工藝製程技術是以傳統CMOS工藝製程技術為基礎,增加少量的工藝步驟而成。它包含3.3V NMOS、3.3V PMOS、縱向NPN結構(VNPN)和橫向PNP結構(LPNP)。

按照基本工藝製程技術的類型,BiCMOS工藝製程技術又可以分為以CMOS工藝製程技術為基礎的BiCMOS工藝製程技術,或者以雙極型工藝製程技術為基礎的BiCMOS工藝製程技術。以CMOS工藝製程技術為基礎的BiCMOS工藝製程技術對保證MOS器件的性能比較有利,而以雙極型工藝製程技術為基礎的BiCMOS工藝製程技術對保證雙極型器件的性能比較有利。由於實際應用中,影響BiCMOS器件性能的主要是雙極性晶體管部分,因此以雙極型工藝製程技術為基礎的BiCMOS工藝製程技術較為常用。

BiCMOS工藝集成電路的基本設計思想是芯片內部邏輯部分採用CMOS器件為主要單元電路,而輸入輸出緩衝電路和驅動部分電路要求驅動大電容負載所以使用雙極型器件,這是最早的BiCMOS工藝數字集成電路的設計方案。因此BiCMOS工藝集成電路既具有CMOS工藝集成電路的高集成度和低功耗的優點,又獲得了雙極型集成電路的高速和強電流驅動能力的優勢。

隨著BiCMOS工藝製程技術的不斷進步,在更先進的BiCMOS工藝製程技術中,設計人員已經可以將雙極型器件也集成到邏輯門中,因為這樣可以大幅提升邏輯門的速度,雖然加入雙極型器件的邏輯門會增加大概10~20%的芯片面積,但是考慮到其負載能力的增強,與CMOS邏輯門相比,BiCMOS邏輯門的實際集成度還是有很大的提升。另外與CMOS邏輯門類似,BiCMOS邏輯門電路的輸出端兩管輪番導通,所以這種BiCMOS邏輯門的靜態功耗幾乎接近於零,而且在同樣的設計尺寸下,BiCMOS邏輯門的速度會更加快。

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如圖1.10所示是基本的BiCMOS反相器邏輯門電路,為了清楚起見,MOS器件用符號M表示,雙極型器件用T表示。T1和T2構成推拉式輸出級。而Mp、Mn、Mn1和Mn2所組成的輸入級與基本的CMOS反相器邏輯門的輸入級很相似。輸入信號In同時作用於Mp和Mn的柵極。當In為高電壓時Mn導通而Mp截止;而當In為低電壓時,情況則相反,Mp導通,Mn截止。當輸出端接有同類BiCMOS邏輯門電路時,輸出級能提供足夠大的電流為電容性負載充電。同理,已充電的電容負載也能迅速地通過T2放電。

上述電路中T1和T2的基區存儲電荷亦可通過Mn1和Mn2釋放,以加快電路的開關速度。當In為高電壓時Mn1導通,T1基區的存儲電荷迅速消散。這種作用與TTL門電路的輸入級中T1類似。同理,當In為低電壓時,電源電壓VDD通過Mp提供激勵使Mn2導通,顯然T2基區的存儲電荷通過Mn2而釋放。所以門電路的開關速度可得到有效的改善。

在功耗方面,以32位的CPU採用CMOS工藝製程技術為例,CPU芯片外主線要有較大的帶電容負載的能力。32位的CPU包含有10個或者更多的接口器件,但同一時間內只有一條主線是激活的,亦即每一條主線有90%的時間不工作。如果採用雙極工藝製程技術製作傳統的接口驅動電路可以保證數據傳輸速度,但是功耗卻大了些。因為單純雙極型接口驅動電路,即使接口驅動電路不被激活時它也在不停地消耗功率,所以整個CPU的靜態功耗非常大。如果BiCMOS工藝製程技術製作接口驅動電路,則不被激活的接口驅動電路功耗非常小,在很多情況下,靜態功耗可以節省接近100%,而傳統主線接口驅動電路的功耗約佔整個系統功耗的30%,所以這種省電效果非常顯著,因而特別適用於手機、個人數字處理器和筆記本電腦等一類使用電池的通信、計算機和網絡設備中。更為有利的是,BiCMOS數字集成電路的速度與先進的雙極型電路不相上下,這與高速數字通信系統的速度要求是相適應的。

目前,BiCMOS工藝製程技術主要用於RF電路、LED控制驅動和IGBT控制驅動等芯片設計,對於高度集成的片上系統(SOC)芯片設計,CMOS工藝製程技術還是最理想的選擇。

1.1.6BCD工藝製程技術簡介

1986年意法半導體(ST)公司率先研製成功BCD工藝製程技術。BCD工藝製程技術就是把BJT,CMOS和DMOS器件同時製作在同一芯片上。BCD工藝製程技術除了綜合了雙極器件高跨導、強負載驅動能力和高CMOS集成度、低功耗的優點,使其互相取長補短,發揮各自的優點外,更為重要的是它還綜合了高壓DMOS器件的高壓大電流驅動能力的特性,使DMOS可以在開關模式下工作,功耗極低。從而不需要昂貴的陶瓷封裝和冷卻系統就可以將大功率傳遞給負載。低功耗是BCD工藝集成電路的一個主要優點之一。

BCD工藝集成電路可大幅降低功率耗損,提高系統性能,節省電路的封裝費用,並具有更好的可靠性。BCD工藝集成電路中的DMOS 器件得獨特耐高壓結構決定了它的漏端能承受高壓,而且可在小面積內做超大尺寸器件,做到高集成度。DMOS器件適合用於設計模擬電路和輸出驅動,尤其是高壓功率部分,但不適合做邏輯處理,CMOS器件可以彌補它這個缺點。

DMOS與CMOS器件結構類似,也是由源、漏和柵組成,但是DMOS器件的漏端擊穿電壓非常高。DMOS器件主要有兩種類型,一種是垂直雙擴散金屬氧化物半導體場效應管VDMOSFET (Vertical Double Diffused MOSFET),另一種是橫向雙擴散金屬氧化物半導體場效應管LDMOSFET (Lateral Double Diffused MOSFET)。如圖1.11所示是VDMOSFET和LDMOSFET剖面圖。VDMOSFET的漏端是從襯底接線的,它的源端,柵端和漏端不在一個面,所以它只能做分立器件,而不能與其它CMOS集成在一個芯片。LDMOSFET是的三端(源端,柵端和漏端)是在同一個平面,LDMOSFET很容易與CMOS工藝製程技術兼容而被廣泛應用於集成電路設計。

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(a)VDMOSFET剖面圖 (b)LDMOSFET剖面圖

圖1.11 VDMOSFET和LDMOSFET剖面圖

DMOS器件是功率輸出級電路的核心,它往往佔據整個芯片面積的一半以上,它是整個BCD工藝集成電路的關鍵。DMOS器件是由成百上千的單一結構的DMOS單元所組成的,它的面積是由一個芯片所需要的驅動能力所決定的。既然DMOS器件在BCD工藝集成電路中的作用如此重要,所以它的性能直接決定了芯片的驅動能力和芯片面積。對於一個由多個基本單元結構組成的LDMOS器件,其中一個最重要的參數是導通電阻Rds(on)。Rds(on)是指在LDMOS導通工作時,從漏到源的等效電阻。對於LDMOS器件應儘可能減小導通電阻,這是BCD工藝製程技術所追求的目標。當導通電阻很小時,器件就會提供一個很好的開關特性,因為對於特定的電壓,小的導通電阻意味著有較大的輸出電流,從而可以具有更強的驅動能力。DMOS的主要技術指標有:導通電阻、閾值電壓和擊穿電壓等。

BCD工藝製程技術的發展不像標準CMOS工藝製程技術那樣一直遵循Moore定律向更小線寬、更快的速度方向發展。BCD工藝製程技術朝著三個方向分化發展:高壓、高功率和高密度。

  • 高壓BCD工藝製程技術主要的電壓範圍是500~700V,高壓BCD工藝製程技術主要的應用是電子照明和工業控制;

  • 高功率BCD工藝製程技術主要的電壓範圍是40~90V,主要的應用是汽車電子和手機RF功率放大器輸出級。它的特點是大電流驅動能力和中等電壓,而控制電路往往比較簡單;

  • 高密度BCD工藝製程技術主要的電壓範圍是5~50V,一些汽車電子應用會到70V,在此應用領域,BCD技術將集成越來越複雜的功能,比如將信號處理器和功率激勵部分同時集成在同一塊芯片上。

未來電子系統的主要市場是多媒體應用、便攜性及互連性。這些系統中會包含越來越複雜的高速集成電路,加上專用的多功能芯片來管理外圍的顯示、燈光、照相、音頻、射頻通信等。為實現低功耗和高效率功率模塊,需要混合技術來提供高壓能力和超低漏電以保證足夠的待機時間,同時在電池較低的電壓供電下也能保持良好的性能,目前一些新興BCD技術正在形成。

  • RF-BCD主要用於實現手機RF功率放大器輸出級;

  • BCD-SOI主要用於無線通信的各種數字用戶線路驅動。SOI的方法有利於減少各種寄生效應。很早就有相關研究,但是由於以前SOI材料很貴,沒有得到廣泛應用,只有最近幾年SOI才正逐漸成為主流的工藝製程技術,SOI是許多特定應用的上佳選擇。

  • 工藝製程技術簡介

BCD工藝製程技術的只適合某些對功率器件尤其是BJT器件或大電流LDMOS器件要求比較高的IC產品。BCD工藝製程技術的工藝步驟中有大量工藝是為了改善BJT和LDMOS的大電流特性,所以它的成本相對傳統的CMOS要高很多。對於一些用途單一的LCD和LED高壓驅動芯片,它們的要求是驅動高壓信號,並沒有大功率的要求,所以一種基於傳統CMOS工藝製程技術的低成本的HV CMOS工藝製程技術被開發出來。HV-CMOS工藝製程技術是基於傳統CMOS工藝製程技術向高壓的延伸,由於HV-CMOS的成本比BCD低很多,所以利用HV-CMOS生產出來的產品在市場上具有更高的競爭力。

HV-CMOS工藝製程技術是把CMOS和DDDMOS(DoubleDrift Drain MOS)/ FDMOS(Field OxideDrift MOS)製造在同一個芯片上。HV-MOS與LDMOS不同,LDMOS的優點是高跨導(導通電阻低)、強負載驅動能力和高功率,而HV-MOS的優點是工作電壓是中高壓(一般小於40V),尺寸小,高集成度。HV-MOS比LDMOS的電流驅動能力要差很多,但並不影響芯片功能。HV-MOS的器件結構決定了它的源端和漏端都能承受高壓,HV-MOS器件適合用於模擬電路和輸出驅動,尤其是高壓部分,但不適合做邏輯處理,CMOS器件可以彌補它這個缺點。

《集成電路工藝、閂鎖效應和ESD電路設計》節選

圖1.12 0.13um HV-MOS器件剖面圖

如圖1.12所示是0.13um HV-MOS器件剖面圖,只畫出了高壓器件HVNMOS和HVPMOS的剖面圖。HVNMOS製造在HVPW裡,源端或者漏端與器件溝道用STI隔開,NF是N型輕摻雜擴散區,目的是提高源端或者漏端與襯底HVPW的擊穿電壓。HVPMOS製造在HVNW裡,源端或者漏端與器件溝道也用STI隔開,PF是P型輕摻雜擴散區,目的是提高源端或者漏端與襯底HVNW的擊穿電壓。HV-CMOS工藝製程技術是以傳統CMOS工藝製程技術為基礎,增加少量的高壓工藝步驟而成,例如HVPW、HVNW、NF、PF和高壓柵介質層。

HV-CMOS工藝製程技術主要應用在AC/DC轉換電路,DC/DC 轉換電路,高壓模數混合電路等。HV-CMOS工藝集成電路主要應用在LCD和LED屏幕驅動芯片。

1.1.8MOS的發展歷史

  1. 1. 1962年,美國無線電公司製造出基於場效應管的芯片。

  2. 2. 1963年,飛兆(也稱仙童)半導體公司研發實驗室的C. T. Sah 和FrankWanlass在一篇論文中指出,當處於以互補性對稱電路配置連接PMOS和NMOS形成邏輯電路時,這個電路的靜態功耗幾乎接近於零。這一發現為CMOS工藝製程技術的發展奠定了理論基礎。

  3. 3. 1964年,通用微電子公司利用MOS工藝製程技術製造了第一個計算器芯片組。

  4. 4. 1967年,飛兆半導體公司利用MOS工藝製程技術製造出8位算術運算及累加器。

  5. 5. 1968年,飛兆半導體公司的Federico Faggin和TomKlein利用硅柵結構改進了MOS集成電路的可靠性、速度和封裝集成度,製成第一個商用硅柵集成電路(飛兆3708)。同年,Burroughs製造出了第一臺使用MOS集成電路的計算機(B2500和B3500)。

  6. 6. 1971年,Intel(英特爾)推出全球首個單片微處理器Intel 4004,但並未採用CMOS工藝製程技術,而是PMOS工藝製程技術。

  7. 7. 1973年,Intel推出8008,仍採用了PMOS工藝製程技術。

  8. 8. 1974年,美國無線電公司公司推出RCA 1802,業界首次將CMOS工藝製程技術用於製造微處理器芯片。

  9. 9. 1975年,IBM推出CMOS RISC芯片。

  10. 10. 1978年,Intel推出第二代處理器Intel 8086,改PMOS工藝製程技術為NMOS工藝製程技術。

  11. 11. 1981年:IDT(艾迪悌 - Integrated DeviceTechnology)推出64kb CMOS SRAM。

  12. 12. 1982年,Intel推出80286處理器,首次將CMOS工藝製程技術用於CPU製作。距離CMOS思想的提出,差不多已經過去了20年時間。

  13. 13. 1985年,IBM開始在RISC大型機中採用CMOS芯片,但直到1997年IBM才宣佈此後所有的大型機都將只配備CMOS而不再採用雙極型晶體管。

編著者:

溫德通,本科畢業於西安電子科技大學,2008年至2010年就職於中芯國際集成電路製造(上海)有限公司,2010年至今就職於晶門科技(深圳)有限公司,從事集成電路工藝,器件,Latch Up和ESD電路設計相關的工作。聯繫方式:[email protected]出版負責人:呂 瀟,聯繫方式:[email protected]

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